ВерилогCSP
 | Эта статья включает список общих ссылок , но в ней отсутствуют достаточные соответствующие встроенные цитаты . ( Май 2013 г. ) |
В интегральных схем проектировании VerilogCSP [1] представляет собой набор макросов, добавленных в Verilog HDL для поддержки канала связи последовательных процессов (CSP). Эти макросы предназначены для использования при проектировании цифровых асинхронных схем . VerilogCSP также описывает нелинейные конвейеры и свойства синхронизации канала высокого уровня, такие как задержки в прямом и обратном направлении , минимальное время цикла и резерв времени.
Внешние ссылки
[ редактировать ]Ссылки
[ редактировать ]- ^ Саифхашеми, Араш; Питер Бирел (2005). «Высокоуровневое моделирование канальных асинхронных схем с использованием Verilog» . В Яне Брёнинке; Герман Робберс; Йохан Сунтер; Питер Уэлч; Дэвид Вуд (ред.). Коммуникационные архитектуры процессов 2005 . ИОС Пресс. п. 275.