Нечувствительная к задержке схема

Схема , нечувствительная к задержке, — это тип асинхронной схемы , которая выполняет цифровую логическую операцию, часто внутри микросхемы вычислительного процессора. Вместо использования тактовых сигналов или других сигналов глобального управления последовательность вычислений в схеме, нечувствительной к задержке, определяется потоком данных.

Данные передаются от одного элемента схемы к другому с использованием «рукопожатий» или последовательностей переходов напряжения, указывающих на готовность получать данные или готовность предлагать данные. Обычно входы схемного модуля указывают на свою готовность к приему, что «подтверждается» подключенным выходом путем отправки данных (закодированных таким образом, чтобы получатель мог непосредственно определить достоверность ^[1]), и как только эти данные будут благополучно получены, получатель явно подтвердит это, позволяя отправителю удалить данные, тем самым завершая рукопожатие и позволяя передать другие данные.

Поэтому в схеме, нечувствительной к задержке, нет необходимости предоставлять тактовый сигнал для определения времени начала вычислений. Вместо этого поступление данных на вход подсхемы запускает вычисление. Следовательно, следующее вычисление может быть начато немедленно, когда результат первого вычисления будет завершен.

Основным преимуществом таких схем является их способность оптимизировать обработку действий, которые могут занимать произвольные периоды времени в зависимости от данных или запрошенной функции. Примером процесса с переменным временем завершения может быть математическое разделение или восстановление данных, где такие данные могут находиться в кэше .

Класс Delay-Insensitivity (DI) является наиболее надежным из всех моделей задержки асинхронных схем . Он не делает никаких предположений о задержке проводов или ворот. В этой модели все переходы на воротах или проводах должны быть подтверждены перед повторным переходом. Это условие предотвращает возникновение невидимых переходов. В схемах DI любой переход от входа к вентилю должен быть виден на выходе вентиля, прежде чем будет разрешено выполнение последующего перехода на этом входе. Это приводит к тому, что некоторые входные состояния или последовательности становятся незаконными. Например, вентили ИЛИ никогда не должны переходить в состояние, в котором оба входа являются одним, поскольку вход и выход из этого состояния не будут видны на выходе вентиля. Хотя эта модель очень надежна, практические схемы невозможны из-за отсутствия выражаемых условных обозначений в схемах DI. ^[2] Вместо этого модель квазинечувствительности к задержкам представляет собой наименьшую компромиссную модель, способную генерировать полезные вычислительные схемы. По этой причине схемы часто ошибочно называют нечувствительными к задержке, хотя они квазинечувствительны к задержке.

См. также

Ссылки

^ Верховефф, Том (январь 1987 г.). «Коды, нечувствительные к задержке — обзор» .
^ Мартин, Ален. «Ограничения нечувствительности к задержке в асинхронных схемах» (PDF) .

Внешние ссылки

«Коды, нечувствительные к задержке — обзор» Тома Верхоффа
«TITAC: Проектирование микропроцессора, квазинечувствительного к задержкам», Такаши Нанья и др. 1994 г.
«Предложение по шине, квазинечувствительной к задержке, для асинхронных систем», Педро А. Молина и Питер Ю.К. Ченг, 1997 г.
«Схемы, квазинечувствительные к задержке, полны по Тьюрингу», Манохар, Раджит и Мартин, Ален Дж. (1995)
«EDIS, Энциклопедия систем, нечувствительных к задержкам» под редакцией Тома Верхоффа

[1] Верховефф, Том (январь 1987 г.). «Коды, нечувствительные к задержке — обзор» .

[2] Мартин, Ален. «Ограничения нечувствительности к задержке в асинхронных схемах» (PDF) .

[1]

[2]