Верификация высокого уровня

Верификация высокого уровня ( HLV ) или на уровне электронной системы ( ESL ) проверка — это задача проверки проектов ESL на высоком уровне абстракции, т. е. это задача проверки модели, которая представляет аппаратное обеспечение выше уровня передачи регистров (RTL). ) абстрактный уровень. Для синтеза высокого уровня (синтез HLS или C) HLV относится к HLS так же, как функциональная проверка относится к логическому синтезу .

Разработка электронного цифрового аппаратного обеспечения превратилась из абстракции низкого уровня на уровне вентиля в уровень передачи регистров (RTL), уровень абстракции выше RTL обычно называется высоким уровнем, ESL или поведенческим/алгоритмическим уровнем.

При высокоуровневом синтезе поведенческие/алгоритмические конструкции в коде ANSI C/C++/SystemC синтезируются в RTL, который затем синтезируется на уровне вентилей посредством логического синтеза . Функциональная проверка — это задача, позволяющая убедиться, что проект на уровне RTL или шлюза соответствует спецификации. По мере развития логического синтеза большая часть функциональной проверки выполняется на более высоком уровне абстракции, то есть на уровне RTL, и корректность инструмента логического синтеза в процессе трансляции из описания RTL в список соединений вентилей сегодня вызывает меньшее беспокойство.

Синтез высокого уровня все еще является новой технологией, поэтому сегодня в сфере проверки высокого уровня разрабатываются два важных направления.

1. для проверки правильности HLS в процессе перевода, т. е. для проверки проекта до и после того, как HLS эквивалентны, обычно с помощью формальных методов.
2. для проверки соответствия проекта в коде ANSI C/C++/SystemC спецификации, обычно посредством логического моделирования .

Области продукции

• Формальное решение: проверка моделей высокого уровня на соответствие проектам RTL.
• Решение для моделирования: интеллектуальная генерация стимулов, покрытие кода и функций, проверка временных утверждений.

См. также

• Акселлера
• Уровень электронной системы (ESL)
• Формальная проверка
• Язык спецификации свойств (PSL)
• СистемаC
• СистемаVerilog
• Моделирование на уровне транзакций (TLM)

Ссылки

• 1800–2005 — Стандарт IEEE для системы Verilog — унифицированный язык проектирования, спецификации и проверки аппаратного обеспечения . 2005. doi : 10.1109/IEESTD.2005.97972 . ISBN  0-7381-4810-5 .
• Accellera PSL v1.1 LRM, Accellera
• «Встроенное утверждение SystemC для проверки свойств OCP» www.nascug.org
• «Проверка соответствия TLM2.0. Зачем беспокоиться?» www.nascug.org

Внешние ссылки

• Accellera (ранее OSCI; Open SystemC Initiative)