Логика высокоскоростного трансивера

Логика высокоскоростного приемопередатчика или HSTL — это технологически независимый стандарт передачи сигналов между интегральными схемами . ^[1] Номинальный диапазон сигнализации составляет от 0 В до 1,5 В, хотя допускаются изменения, а сигналы могут быть несимметричными или дифференциальными. Он предназначен для работы на частотах выше 180 МГц.

Следующие классы определены стандартом EIA/JESD8-6 от EIA / JEDEC :

Класс I (без нагрузки или с симметричной параллельной заделкой)
Класс II (серия прекращена)
Класс III (асимметрично-параллельное окончание)
Класс IV (асимметричное двойное параллельное окончание)

Обратите внимание, что симметричное параллельное согласование означает, что согласующий резистор нагрузки подключен к половине напряжения питания выходного буфера. Двойная параллельная оконечная нагрузка означает, что параллельные согласующие резисторы установлены на обоих концах линии передачи.

См. также

Заглушка завершающей логики — SSTL

Ссылки

^ «Логика высокоскоростного трансивера (HSTL). Стандарт интерфейса питания выходного буфера 1,5 В для цифровых интегральных схем, JESD8-6» (PDF) . 1 августа 1995 г.

Эта статья, посвященная электронике, незавершена . Вы можете помочь Википедии, расширив ее .

[1] «Логика высокоскоростного трансивера (HSTL). Стандарт интерфейса питания выходного буфера 1,5 В для цифровых интегральных схем, JESD8-6» (PDF) . 1 августа 1995 г.

[1]