Поведенческое моделирование в автоматизированном проектировании
 | Эта статья в значительной степени или полностью опирается на один источник . ( апрель 2024 г. ) |
В системе автоматизированного проектирования поведенческое моделирование высокого уровня цепей — это метод моделирования логическое , при котором моделируется поведение.
Языки Verilog -AMS и VHDL-AMS широко используются для моделирования логического поведения.
Другие подходы к моделированию
[ редактировать ]- RTL- моделирование: логика моделируется на уровне регистров.
- Структурное моделирование: логика моделируется как на уровне регистров, так и на уровне вентилей.
Ссылки
[ редактировать ]Аналоговое поведенческое моделирование с помощью языка Verilog-A , Дэн Фицпатрик, Ира Миллер.
 | Эта по информатике статья незавершена . Вы можете помочь Википедии, расширив ее . |