План этажа (микроэлектроника)
 | Изображения в этой статье могут потребовать корректировки изображения размещения , форматирования и размера . . ( май 2024 г. ) |
В автоматизации проектирования электроники план интегральной схемы представляет собой схематическое изображение предварительного размещения ее основных функциональных блоков.
В современном процессе проектирования электроники планы этажей создаются на этапе проектирования планировки , что является ранней стадией иерархического подхода к проектированию интегральных схем .
В зависимости от используемой методологии проектирования фактическое определение плана этажа может отличаться.
Планировка этажа [ править ]
Планировка этажа учитывает некоторые геометрические ограничения дизайна. Вот несколько примеров:
- контактные площадки для внешних соединений (часто с использованием проводного соединения ) обычно располагаются по периферии чипа;
- линейные драйверы часто приходится располагать как можно ближе к контактным площадкам;
- Поэтому площадь чипа в некоторых случаях имеет минимальную площадь, позволяющую разместить необходимое количество контактных площадок;
- области кластеризуются для ограничения путей передачи данных, поэтому часто имеют определенные структуры, такие как кэш -память , умножитель , барабанный сдвигатель , линейный драйвер и арифметико-логический блок ;
- приобретаемые блоки интеллектуальной собственности ( IP-блоки ), такие как ядро процессора , входят в заранее определенные блоки области;
- некоторые IP-блоки имеют юридические ограничения, например, запрет маршрутизации сигналов непосредственно над блоком.
Математические модели и задачи оптимизации [ править ]
В некоторых подходах план этажа может представлять собой разделение всей площади микросхемы на прямоугольники, выровненные по осям, которые будут заняты блоками ИС. На этот раздел распространяются различные ограничения и требования оптимизации: площадь блока, соотношение сторон , предполагаемое общее количество межсоединений и т. д.
Поиск хороших планов этажей был областью исследований в области комбинаторной оптимизации . Большинство задач, связанных с поиском оптимальных планов этажей, являются NP-сложными , т. е. требуют огромных вычислительных ресурсов. Поэтому наиболее распространенным подходом является использование различных эвристик оптимизации для поиска хороших решений.
Другой подход состоит в том, чтобы ограничить методологию проектирования определенными классами планов этажей, например планами с возможностью разрезания.
Нарезаемые планы этажей [ править ]
Нарезаемый план этажа — это план этажа, который можно определить рекурсивно, как описано ниже. [1]
- План этажа, состоящий из одного прямоугольного блока, можно разрезать.
- Если блок нарезаемого плана этажа разрезается («разрезан») пополам вертикальной или горизонтальной линией, полученный план этажа можно нарезать.
Разрезаемые планы этажей использовались в ряде ранних автоматизации проектирования электроники. инструментов [1] по ряду причин. Нарезаемые планы этажей удобно представлять в виде двоичных деревьев (точнее, k -d деревьев ), которые соответствуют порядку нарезки. Что еще более важно, ряд NP-сложных задач с планами этажей имеют алгоритмы с полиномиальным временем , когда они ограничены нарезаемыми планами этажей. [2]
Дальнейшее чтение [ править ]
- Планировщик микросхем системы PLAYOUT
- Физическое проектирование СБИС: от разделения графа к временному замыканию , Канг, Лиениг, Марков и Ху, дои : 10.1007/978-3-030-96415-3 ISBN 978-3-030-96414-6 , 2022 г.
- «Основы топологии электронных схем» , Лиениг, Шайбл, Спрингер, дои : 10.1007/978-3-030-39284-0 ISBN 978-3-030-39284-0 , 2020 г.
Ссылки [ править ]
- ^ Jump up to: а б «Справочник по электротехнике», Ричард К. Дорф (1997). ISBN 0-8493-8574-1
- ^ Саррафзаде, М., « Преобразование произвольного плана этажа в нарезаемый », Proc. 1993 Международная конференция IEEE/ACM по компьютерному проектированию (ICCAD-93), стр. 386–389.