Автоподстройка по задержке

В электронике система автоподстройки частоты с задержкой (DLL) представляет собой псевдоцифровую схему , аналогичную системе фазовой автоподстройки частоты (ФАПЧ), с основным отличием от отсутствия внутреннего генератора, управляемого напряжением , замененного линией задержки.

DLL может использоваться для изменения фазы тактового сигнала (сигнала с периодической формой волны ), обычно для улучшения ) при нарастании тактового сигнала до вывода данных действительных временных характеристик интегральных схем (таких как устройства DRAM . Библиотеки DLL также можно использовать для восстановления тактовой частоты (CDR). Снаружи DLL можно рассматривать как вентиль с отрицательной задержкой, расположенный в тактовом тракте цифровой схемы.

Основным компонентом DLL является цепочка задержки, состоящая из множества вентилей задержки, соединенных между выходом и входом. Вход цепочки (и, следовательно, DLL) подключен к тактовому сигналу, который должен иметь отрицательную задержку. К каждому каскаду цепи задержки подключен мультиплексор; схема управления автоматически обновляет селектор этого мультиплексора для создания отрицательного эффекта задержки. Выходные данные DLL представляют собой результирующий тактовый сигнал с отрицательной задержкой.

Другой способ увидеть разницу между DLL и PLL заключается в том, что DLL использует блок переменной фазы (= задержки), тогда как PLL использует блок переменной частоты.

DLL сравнивает фазу своего последнего выходного сигнала с входной тактовой частотой, чтобы генерировать сигнал ошибки, который затем интегрируется и передается обратно в качестве управления всем элементам задержки. Интеграция позволяет свести ошибку к нулю, сохраняя при этом управляющий сигнал и, следовательно, задержки там, где они должны быть для фазовой синхронизации. Поскольку сигнал управления напрямую влияет на фазу, это все, что требуется.

Система ФАПЧ сравнивает фазу своего генератора с входящим сигналом для генерации сигнала ошибки, который затем интегрируется для создания управляющего сигнала для генератора, управляемого напряжением . Управляющий сигнал влияет на частоту генератора, а фаза является интегралом частоты, поэтому второе интегрирование неизбежно выполняется самим генератором.

На жаргоне систем управления DLL представляет собой контур, на ступень ниже по порядку и типу по отношению к PLL, поскольку в нем отсутствует коэффициент 1/с в управляемом блоке: линия задержки имеет передаточную функцию фаза-выход/фаза. - это просто константа, передаточная функция VCO вместо этого равна G _VCO /s. В сравнении, сделанном в предыдущих предложениях (которые соответствуют рисунку, где используется интегратор, а не плоский коэффициент усиления), DLL представляет собой цикл 1-го порядка и типа 1, а PLL 2-го порядка и типа 2. Без при интегрировании сигнала ошибки DLL будет 0-го порядка и типа 0, а PLL 1-го порядка и типа 1.

Число элементов в цепочке задержки должно быть четным, иначе рабочий цикл тактовых импульсов в промежуточных узлах цепочки может стать нерегулярным.

Если бы 2N +1 было нечетным числом ступеней, рабочий цикл составил бы 50% в моменты времени N/(2N+1), в моменты времени (N+1)/(2N+1), вследствие дрожания сигнал ошибки вокруг значения, соответствующего идеальной блокировке.

Назвав 2N числом ступеней цепи DLL, легко увидеть, что приведенная выше цифра изменилась бы с DLL на PLL, привязанную к той же фазе и частоте, если бы были сделаны следующие изменения:

разделив на два количество стадий
сделать один из каскадов инвертирующим
подключение входа цепочки каскадов к ее выходу, а не к опорному такту.

Полученная цепочка становится кольцевым генератором с периодом, равным задержке предыдущей цепочки, и цикл синхронизируется с тем же опорным тактовым сигналом с тем же уровнем сигнала ошибки.

Порядок и тип цикла увеличиваются на единицу. Далее можно отметить, что в случае, когда вместо фиксированного коэффициента усиления выбран интегратор, получаемая система ФАПЧ нестабильна.

Фазовый сдвиг может быть указан либо в абсолютных величинах (в элементах цепи задержки), либо как пропорция периода тактового сигнала, либо и то, и другое.

См. также

Ссылки

Петля блокировки задержки была разработана Дж. Дж. Спилкером-младшим. и Д.Т. Мэгилл, «Дискриминатор с задержкой блокировки — оптимальное устройство слежения», Proc. IRE, том 49, стр. 1403–1416, сентябрь 1961 г.