Граничное сканирование

Граничное сканирование — это метод тестирования межсоединений (проводных линий) на печатных платах или субблоках внутри интегральной схемы . Граничное сканирование также широко используется в качестве метода отладки для наблюдения за состоянием выводов интегральной схемы, измерения напряжения или анализа подблоков внутри интегральной схемы.

Объединенная группа по тестированию (JTAG) разработала спецификацию тестирования пограничного сканирования, которая была стандартизирована в 1990 году как IEEE Std. 1149.1-1990. В 1994 году было добавлено дополнение, содержащее описание языка описания граничного сканирования (BSDL), которое описывает логическое содержимое граничного сканирования устройств, совместимых со стандартом IEEE Std 1149.1. С тех пор этот стандарт был принят компаниями-производителями электронных устройств по всему миру. Сканирование границ теперь по большей части является синонимом JTAG. ^[1]^[2]

Тестирование

Архитектура пограничного сканирования предоставляет средства для тестирования межсоединений (включая кластеры логики , памяти и т. д.) без использования физических тестовых пробников ; это предполагает добавление как минимум одной тестовой ячейки , которая подключается к каждому выводу устройства и может выборочно переопределять функциональность этого контакта. Каждая тестовая ячейка может быть запрограммирована через цепочку сканирования JTAG для подачи сигнала на вывод и, следовательно, на отдельную дорожку на плате; Затем ячейку в месте назначения трассировки платы можно прочитать, проверив, что трассировка платы правильно соединяет два контакта. Если трасса закорочена на другой сигнал или трасса разомкнута, правильное значение сигнала не отображается на выводе назначения, что указывает на неисправность.

Внутрикристальная инфраструктура

Чтобы обеспечить возможность сканирования границ, производители микросхем добавляют дополнительную логику в каждое из своих устройств, включая ячейки сканирования для каждой внешней трассировки. Затем эти ячейки соединяются вместе, образуя внешний сдвиговый регистр пограничного сканирования (BSR), и объединяются с JTAG поддержкой контроллера порта тестового доступа (TAP), состоящего из четырех (или иногда более) дополнительных контактов плюс схема управления.

Некоторые контроллеры TAP поддерживают цепочки сканирования между встроенными блоками логического проектирования с инструкциями JTAG, которые работают с этими внутренними цепочками сканирования вместо BSR. Это может позволить тестировать эти интегрированные компоненты, как если бы они были отдельными микросхемами на плате. Встроенные решения для отладки активно используют такие внутренние цепочки сканирования.

Эти проекты являются частью большинства библиотек Verilog или VHDL . Накладные расходы на эту дополнительную логику минимальны и, как правило, оправдывают затраты, обеспечивая эффективное тестирование на уровне платы.

Для нормальной работы добавленные ячейки защелки краевого сканирования настроены так, что они не оказывают влияния на схему и, следовательно, фактически невидимы. Однако, когда схема переведена в тестовый режим, защелки позволяют переключать поток данных из одной защелки в другую. После того как полное слово данных было перенесено в тестируемую схему, его можно зафиксировать на месте, чтобы оно подавало внешние сигналы. Сдвиг слова также обычно возвращает входные значения из сигналов, сконфигурированных как входы.

Механизм тестирования

Поскольку ячейки можно использовать для ввода данных в плату, они могут устанавливать условия тестирования. Соответствующие состояния затем могут быть переданы обратно в тестовую систему путем обратного тактирования слова данных, чтобы его можно было проанализировать.

Приняв этот метод, тестовая система может получить тестовый доступ к плате. Поскольку большинство современных плат очень плотно заполнены компонентами и дорожками, тестовым системам очень сложно получить физический доступ к соответствующим областям платы, чтобы они могли протестировать плату. Сканирование границ делает возможным доступ без необходимости использования физических датчиков.

В современном проектировании микросхем и плат проектирование для тестирования является серьезной проблемой, и одним из распространенных артефактов проектирования является набор тестовых векторов граничного сканирования, возможно, поставляемых в формате последовательных векторов (SVF) или аналогичном формате обмена.

Тестовые операции JTAG

Устройства общаются с миром через набор входных и выходных контактов. Сами по себе эти контакты обеспечивают ограниченную видимость работы устройства. Однако устройства, поддерживающие пограничное сканирование, содержат ячейку сдвигового регистра для каждого сигнального вывода устройства. Эти регистры соединены по выделенному пути вокруг границы устройства (отсюда и название). Путь создает возможность виртуального доступа, которая обходит обычные входы и обеспечивает прямой контроль над устройством и детальную видимость его выходов. ^[3] Содержимое граничного сканирования обычно описывается производителем с использованием файла BSDL для конкретной детали .

Помимо прочего, файл BSDL будет описывать каждый цифровой сигнал, передаваемый через штифт или шарик (в зависимости от корпуса микросхемы), подвергаемый граничному сканированию, как часть определения регистра граничного сканирования (BSR). Описание двух шаров может выглядеть так:

   "541 (bc_1,                     *,  control,  1)," &
   "542 (bc_1,         GPIO51_ATACS1,  output3,  X,    541,   1,   Z)," &
   "543 (bc_1,         GPIO51_ATACS1,    input,  X)," &
   "544 (bc_1,                     *,  control,  1)," &
   "545 (bc_1,         GPIO50_ATACS0,  output3,  X,    544,   1,   Z)," &
   "546 (bc_1,         GPIO50_ATACS0,    input,  X)," &

на 361 шар Это показывает два шара на чипе среднего размера (сканирование границ включает около 620 таких линий в корпусе BGA ), каждый из которых имеет в BSR три компонента: элемент управления, настраивающий шар (в качестве входа, выхода, какой уровень привода, подтягивания, понижения и так далее); один тип выходного сигнала; и один тип входного сигнала.

Существуют инструкции JTAG для ВЫБОРКИ данных в этом регистре пограничного сканирования или ПРЕДВАРИТЕЛЬНОЙ ЗАГРУЗКИ его значений.

Во время тестирования сигналы ввода-вывода входят и выходят из чипа через ячейки граничного сканирования. Тестирование включает в себя ряд тестовых векторов, каждый из которых подает определенные сигналы, а затем проверяет, соответствуют ли ожидаемые ответы. Ячейки периферийного сканирования могут быть сконфигурированы для поддержки внешнего тестирования взаимосвязей между чипами (инструкция EXTEST) или внутреннего тестирования логики внутри чипа (инструкция INTEST).

Инфраструктура тестирования плат

Обычно высокотехнологичные коммерческие системы тестирования JTAG позволяют импортировать «списки соединений» проекта из систем CAD/EDA, а также модели BSDL устройств с периферийным сканированием/JTAG-совместимых устройств для автоматического создания тестовых приложений. Общие типы тестов включают в себя

«Инфраструктура» или целостность пути сканирования
Контакт устройства периферийного сканирования с контактом устройства периферийного сканирования «взаимосвязь»
Вывод граничного сканирования к устройству памяти или кластеру устройств (SRAM, DRAM, DDR и т. д.)
Тестирование кластера произвольной логики

При использовании в процессе производства такие системы также поддерживают нетестовые, но сопутствующие приложения, такие как внутрисистемное программирование различных типов флэш-памяти: NOR, NAND и последовательной (I2C или SPI).

Такие коммерческие системы используются профессионалами в области тестирования плат, и полноценная система зачастую стоит несколько тысяч долларов. Они могут включать опции диагностики для точного определения неисправностей, таких как обрывы цепей и короткие замыкания, а также могут предлагать средства просмотра схем или компоновок для графического изображения неисправности. Тесты, разработанные с помощью таких инструментов, часто комбинируются с другими тестовыми системами, такими как внутрисхемные тестеры (ICT) или функциональные системы тестирования плат.

Отладка

Архитектура пограничного сканирования также предоставляет функциональные возможности, которые помогают разработчикам и инженерам на этапах разработки встроенной системы . Порт тестового доступа JTAG (TAP) можно превратить в низкоскоростной логический анализатор .

История

Джеймс Б. Энджелл из Стэнфордского университета предложил серийное тестирование. ^[4]

IBM разработала схему сканирования с учетом уровня (LSSD). ^[5]^[6]

См. также

Ссылки

^ IEEE Std 1149.1 (JTAG) Руководство по тестируемости. Глава 3 посвящена граничному сканированию с помощью JTAG, а другие главы также содержат информативную информацию.
^ Френцель, Луи Э. (11 сентября 2008 г.). «Встроенный план сканирования границ JTAG» . Электронный дизайн . Архивировано из оригинала 1 декабря 2008 г. представляет обзор, примерно 2008 г.
^ Ошана, Роб (29 октября 2002 г.). «Введение в JTAG» . Проектирование встраиваемых систем . Проверено 5 апреля 2007 г.
^ Уильямс, MJY; Анхель, Дж. Б. (январь 1973 г.), «Повышение тестируемости крупномасштабных интегральных схем с помощью тестовых точек и дополнительной логики», IEEE Transactions on Computers , C-22 (1): 46–60, doi : 10.1109/TC.1973.223600 , S2CID 5427856
^ США 3761695 , Эйхельбергер, Эдвард, «Метод уровнево-чувствительного тестирования функциональной логической системы», выдан 25 сентября 1973 г.
^ US 4293919 , Dasgupta, Sumit, «Система разработки чувствительного к уровню сканирования (LSSD)», выдан 06.10.1981.

Внешние ссылки

Официальный веб-сайт группы разработки стандартов IEEE 1149.1
Учебное пособие по IEEE 1149.1 JTAG и граничному сканированию - электронная книга Архитектура JTAG (TAP) граничного сканирования и проблемы, которые она решает для создания широкого тестового покрытия

[primer-1] IEEE Std 1149.1 (JTAG) Руководство по тестируемости. Глава 3 посвящена граничному сканированию с помощью JTAG, а другие главы также содержат информативную информацию.

[edn-2] Френцель, Луи Э. (11 сентября 2008 г.). «Встроенный план сканирования границ JTAG» . Электронный дизайн . Архивировано из оригинала 1 декабря 2008 г. представляет обзор, примерно 2008 г.

[oshana-3] Ошана, Роб (29 октября 2002 г.). «Введение в JTAG» . Проектирование встраиваемых систем . Проверено 5 апреля 2007 г.

[4] Уильямс, MJY; Анхель, Дж. Б. (январь 1973 г.), «Повышение тестируемости крупномасштабных интегральных схем с помощью тестовых точек и дополнительной логики», IEEE Transactions on Computers , C-22 (1): 46–60, doi : 10.1109/TC.1973.223600 , S2CID 5427856

[5] США 3761695 , Эйхельбергер, Эдвард, «Метод уровнево-чувствительного тестирования функциональной логической системы», выдан 25 сентября 1973 г.

[6] US 4293919 , Dasgupta, Sumit, «Система разработки чувствительного к уровню сканирования (LSSD)», выдан 06.10.1981.

[1]

[2]

[3]

[4]

[5]

[6]