Тайминги памяти

Тайминги памяти или тайминги ОЗУ описывают информацию о синхронизации модуля памяти или встроенного LPDDRx. Из-за присущих СБИС и микроэлектронике свойств микросхемам памяти требуется время для полного выполнения команд. Слишком быстрое выполнение команд приведет к повреждению данных и нестабильности системы. При соответствующем времени между командами модулям/чипам памяти может быть предоставлена возможность полностью переключать транзисторы, заряжать конденсаторы и правильно передавать информацию обратно на контроллер памяти. Поскольку производительность системы зависит от того, насколько быстрая память может быть использована, этот тайминг напрямую влияет на производительность системы.

Время современной синхронной динамической памяти с произвольным доступом (SDRAM) обычно обозначается с помощью четырех параметров: CL , T _RCD , T _RP и T _RAS в единицах тактов ; обычно они записываются как четыре числа, разделенные дефисом, например 7-8-8-24. Четвертый (t _RAS ) часто опускается, или пятый, Скорость команды , иногда добавляется (обычно 2T или 1T, также пишется 2N, 1N). Эти параметры (как часть более крупного целого) определяют тактовую задержку определенных конкретных команд, выдаваемых в оперативную память . Меньшие числа подразумевают более короткое ожидание между командами (определяемое в тактовых циклах ).

Имя	Символ	Определение
Задержка CAS	КЛ	Количество циклов между отправкой адреса столбца в память и началом данных в ответ. Это количество циклов, необходимое для чтения первого бита памяти из DRAM, когда правильная строка уже открыта. В отличие от других чисел, это не минимальное, а точное число, которое должно быть согласовано между контроллером памяти и памятью.
Задержка адреса строки в адрес столбца	Т _УЗО	Минимальное количество тактов, необходимое между открытием строки памяти и доступом к столбцам внутри нее. Время чтения первого бита памяти из DRAM без активной строки равно T _RCD + CL.
Время предварительной зарядки строки	Т _РП	Минимальное количество тактов, необходимое между выдачей команды предварительной зарядки и открытием следующей строки. Время чтения первого бита памяти из DRAM с открытой неправильной строкой равно T _RP + T _RCD + CL.
Активное время строки	T_ПОСЛЕ	Минимальное количество тактовых циклов, необходимое между командой активной строки и выдачей команды предварительной зарядки. Это время, необходимое для внутреннего обновления строки, и оно совпадает с T _RCD . В модулях SDRAM это просто T _RCD +CL. В противном случае примерно равно Т _УЗО + 2×КЛ.
Примечания: RAS: Строб адреса строки, терминология, перенесенная из асинхронной DRAM. CAS: Строб адреса столбца, терминология, перенесенная из асинхронной DRAM. T _WR : Время восстановления записи, время, которое должно пройти между последней командой записи в строку и ее предварительной зарядкой. Обычно T _RAS = T _RCD + T _WR . T _RC : Время цикла строки. Т _RC = Т _РАН + Т _РП .

То, что определяет абсолютную задержку (и, следовательно, производительность системы), определяется как таймингами, так и тактовой частотой памяти. При переводе таймингов памяти в реальную задержку важно отметить, что тайминги выражаются в тактовых циклах , что для памяти с двойной скоростью передачи данных составляет половину скорости обычно указываемой скорости передачи данных. Не зная тактовой частоты, невозможно определить, является ли один набор таймингов «быстрее» другого.

Например, память DDR3-2000 имеет тактовую частоту 1000 МГц, что соответствует тактовому циклу 1 нс. При тактовой частоте 1 нс задержка CAS , равная 7, дает абсолютную задержку CAS 7 нс. Более быстрая память DDR3-2666 (с тактовой частотой 1333 МГц или 0,75 нс на цикл) может иметь большую задержку CAS, равную 9, но при тактовой частоте 1333 МГц время ожидания 9 тактовых циклов составляет всего 6,75 нс. Именно по этой причине DDR3-2666 CL9 имеет меньшую абсолютную задержку CAS, чем память DDR3-2000 CL7.

Как для DDR3, так и для DDR4 четыре описанных ранее тайминга не являются единственными важными таймингами и дают очень краткий обзор производительности памяти. Полные тайминги модуля памяти хранятся внутри чипа SPD модуля. В DDR3 и DDR4 DIMM модулях эта микросхема представляет собой микросхему флэш-памяти PROM или EEPROM и содержит формат данных таблицы синхронизации, стандартизированный JEDEC . См . статью SPD , где представлена структура таблицы между различными версиями DDR и примеры другой информации о синхронизации памяти, присутствующей на этих чипах.

Современные модули DIMM включают в себя микросхему ПЗУ Serial Presence Detect (SPD), которая содержит рекомендуемые тайминги памяти для автоматической настройки, а также профили XMP для более быстрой информации о таймингах (и более высоких напряжениях), позволяющих повысить производительность за счет разгона. BIOS на ПК может позволить пользователю вручную настраивать тайминги, чтобы повысить производительность (с возможным риском снижения стабильности) или, в некоторых случаях, повысить стабильность (с помощью предлагаемых таймингов). ^{[ нужны разъяснения ]}

Примечание. Пропускная способность памяти измеряет пропускную способность памяти и обычно ограничивается скоростью передачи, а не задержкой. Чередуя доступ к множеству внутренних банков SDRAM , можно передавать данные непрерывно с максимальной скоростью передачи. Увеличение пропускной способности может привести к увеличению задержки. В частности, каждое последующее поколение памяти DDR имеет более высокие скорости передачи, но абсолютная задержка существенно не меняется, и особенно при первом появлении на рынке новое поколение обычно имеет большую задержку, чем предыдущее.

Увеличение пропускной способности памяти, даже при увеличении задержки памяти, может улучшить производительность компьютерной системы с несколькими процессорами и/или несколькими потоками выполнения. Более высокая пропускная способность также повысит производительность интегрированных графических процессоров, которые не имеют выделенной видеопамяти , но используют обычную оперативную память в качестве VRAM . Современные процессоры x86 сильно оптимизированы с помощью таких методов, как конвейеры команд , выполнение вне очереди , предварительная выборка из памяти , прогнозирование зависимости памяти и прогнозирование ветвей для упреждающей загрузки памяти из ОЗУ (и других кэшей) для еще большего ускорения выполнения. Учитывая такую сложность оптимизации производительности, трудно с уверенностью сказать, какое влияние тайминги памяти могут оказать на производительность. Различные рабочие нагрузки имеют разные шаблоны доступа к памяти, и эти тайминги памяти по-разному влияют на производительность.

Обработка в BIOS

В системах Intel тайминги и управление памятью обрабатываются с помощью справочного кода памяти (MRC), который является частью BIOS . ^[1]^{[ нужен лучший источник ]}^[2]

См. также

Ссылки

^ Автор: Алекс Уотсон, возможно репост оригинального контента на custompc.com [неразборчиво] (27.11.2007). «Жизнь и времена современных материнских плат» . п. 8. Архивировано из оригинала 22 июля 2012 года . Проверено 23 декабря 2016 г.
^ Пелнер, Дженни; Пелнер, Джеймс. «Минимальный загрузчик архитектуры Intel (323246)» (PDF) . Интел . Проверено 12 ноября 2022 г.

[Life_and_Times-1] Автор: Алекс Уотсон, возможно репост оригинального контента на custompc.com [неразборчиво] (27.11.2007). «Жизнь и времена современных материнских плат» . п. 8. Архивировано из оригинала 22 июля 2012 года . Проверено 23 декабря 2016 г.

[2] Пелнер, Дженни; Пелнер, Джеймс. «Минимальный загрузчик архитектуры Intel (323246)» (PDF) . Интел . Проверено 12 ноября 2022 г.

[1]

[2]