Веер

Логический элемент И с тремя входами имеет разветвление, равное 3.

Fan-in — это количество входов, которые может обрабатывать логический элемент . ^[1] Например, вход для логического элемента И, показанного на рисунке, равен 3. ^[2] Физические логические элементы с большим разветвлением обычно работают медленнее, чем вентили с небольшим разветвлением. Это связано с тем, что сложность входной схемы увеличивает входную емкость устройства. ^[3]^[4] Использование логических вентилей с более высоким разветвлением поможет уменьшить глубину логической схемы; это связано с тем, что проектирование схемы реализуется целевым логическим семейством на цифровом уровне, а это означает, что любые большие логические элементы с разветвленным входом представляют собой просто меньшие логические элементы с разветвленным входом, соединенные вместе последовательно на заданной глубине, чтобы вместо этого расширить схему.

Дерево разветвления узла относится к набору сигналов, которые вносят вклад во входной сигнал этого узла. ^[5]

В квантовых логических элементах разветвление всегда должно быть равно количеству выходов, разветвление . Ворота, у которых количество входов и выходов различается, не будут обратимыми ( унитарными ) и поэтому не допускаются.

См. также

Fan-out — связанная концепция, которая представляет собой количество входов, которыми управляет данный логический выход.

Ссылки

^ «вход и разветвление» . Интел . Проверено 12 ноября 2021 г. Под разветвлением понимается максимальное количество входных сигналов, которые подают входные уравнения логической ячейки.
^ ДжоКавана (21 декабря 2017 г.). Основы цифрового дизайна и Verilog HDL . ЦРК Пресс. стр. 3–. ISBN 978-1-351-83456-8 .
^ Димитриос Судрис; Питер Пирш; Эрих Барк (29 июня 2003 г.). Проектирование интегральных схем: моделирование мощности и синхронизации, оптимизация и моделирование: 10-й международный семинар, PATMOS 2000, Геттинген, Германия, 13-15 сентября 2000 г., материалы . Спрингер. стр. 274–. ISBN 978-3-540-45373-4 .
^ Сингх Аджай Кумар (30 июня 2010 г.). Цифровой дизайн ВЛСИ . PHI Learning Pvt. ООО, стр. 138–. ISBN 978-81-203-4187-6 .
^ Анализ дерева вееров: новый инструмент локализации неисправностей . IEEE. дои : 10.1109/smelec.1996.616446 . Дерево разветвления — это совокупность последующих сигналов разветвления относительно данного узла.

Эта статья, посвященная электронике, незавершена . Вы можете помочь Википедии, расширив ее .

[Intel-1] «вход и разветвление» . Интел . Проверено 12 ноября 2021 г. Под разветвлением понимается максимальное количество входных сигналов, которые подают входные уравнения логической ячейки.

[Cavanagh2017-2] ДжоКавана (21 декабря 2017 г.). Основы цифрового дизайна и Verilog HDL . ЦРК Пресс. стр. 3–. ISBN 978-1-351-83456-8 .

[SoudrisPirsch2003-3] Димитриос Судрис; Питер Пирш; Эрих Барк (29 июня 2003 г.). Проектирование интегральных схем: моделирование мощности и синхронизации, оптимизация и моделирование: 10-й международный семинар, PATMOS 2000, Геттинген, Германия, 13-15 сентября 2000 г., материалы . Спрингер. стр. 274–. ISBN 978-3-540-45373-4 .

[Kumar2010-4] Сингх Аджай Кумар (30 июня 2010 г.). Цифровой дизайн ВЛСИ . PHI Learning Pvt. ООО, стр. 138–. ISBN 978-81-203-4187-6 .

[Fan-in_tree_analysis:_a_new_fault_isolation_tool_p.-5] Анализ дерева вееров: новый инструмент локализации неисправностей . IEEE. дои : 10.1109/smelec.1996.616446 . Дерево разветвления — это совокупность последующих сигналов разветвления относительно данного узла.

[1]

[2]

[3]

[4]

[5]