eSi-ОБОГРЕВ
 | Эта статья нуждается в дополнительных цитатах для проверки . ( декабрь 2009 г. ) |
| Дизайнер | eSi-ОБОГРЕВ |
|---|---|
| Биты | 16-бит/32-бит |
| Представлено | 2009 |
| Дизайн | РИСК |
| Тип | Загрузка-сохранение |
| Кодирование | Смешанные 16 и 32-битные версии |
| Ветвление | Сравнить код ветки и условия |
| Порядок байтов | Большой или маленький |
| Расширения | Пользовательские инструкции |
| Регистры | |
| 16.08.32 Общее назначение, 16.08.32 Вектор | |
eSi-RISC — это настраиваемая архитектура ЦП . Он доступен в пяти реализациях: eSi-1600, eSi-1650, eSi-3200, eSi-3250 и eSi-3264. [1] eSi-1600 и eSi-1650 имеют 16-битный тракт данных, eSi-32x0s имеет 32-битный тракт данных, а eSi-3264 имеет смешанный 32/64-битный тракт данных. Каждый из этих процессоров лицензируется как программные IP-ядра , подходящие для интеграции как в ASIC , так и в FPGA . [2]
Архитектура
[ редактировать ] |
Основными особенностями архитектуры eSi-RISC являются: [3]
- RISC -подобная архитектура загрузки/сохранения.
- Настраиваемый 16-битный, 32-битный или 32/64-битный путь передачи данных.
- Инструкции кодируются либо в 16, либо в 32-битном формате.
- 8, 16 или 32 регистра общего назначения шириной 16 или 32 бита.
- 0, 8, 16 или 32 векторных регистра шириной 32 или 64 бита.
- До 32 внешних, векторных, вложенных и приоритетных прерываний.
- Настраиваемый набор команд, включая поддержку целочисленной арифметики, арифметики с плавающей запятой и фиксированной запятой.
- SIMD- операции.
- Дополнительная поддержка пользовательских инструкций, таких как криптографическое ускорение. [4]
- Дополнительные кеши (настраиваемый размер и ассоциативность).
- Дополнительный MMU, поддерживающий как защиту памяти, так и динамическую трансляцию адресов.
- AMBA AXI, AHB и APB. Шинные интерфейсы
- Ввод-вывод, отображаемый в памяти.
- 5-ступенчатый трубопровод.
- Аппаратная отладка JTAG .
Несмотря на то, что существует множество различных 16- или 32-битных IP-ядер программных микропроцессоров , eSi-RISC является единственной архитектурой, лицензируемой как IP-ядро, которая имеет как 16-, так и 32-битные реализации.
В отличие от других RISC-архитектур, поддерживающих как 16, так и 32-битные инструкции, таких как ARM/Thumb или MIPS/MIPS-16, 16- и 32-битные инструкции в архитектуре eSi-RISC могут свободно смешиваться, а не иметь разные режимы, в которых либо выполняются все 16-битные инструкции или все 32-битные инструкции. Это повышает плотность кода без ущерба для производительности. 16-битные инструкции поддерживают два операнда в младших 16 регистрах, тогда как 32-битные инструкции поддерживают три операнда и доступ ко всем 32 регистрам.
eSi-RISC включает поддержку многопроцессорности . Реализации включали до семи eSi-3250 на одном чипе. [5]
Инструментальная цепочка
[ редактировать ]Инструментальная цепочка eSi-RISC основана на сочетании порта инструментальной цепочки GNU и Eclipse IDE . [6] Это включает в себя:
- GCC – компилятор C/C++.
- Binutils — Ассемблер, компоновщик и бинарные утилиты.
- ГБД – отладчик.
- Eclipse – интегрированная среда разработки.
Библиотека C — Newlib , а библиотека C++ — Libstdc++ . Портированные ОСРВ включают MicroC/OS-II , FreeRTOS , ERIKA Enterprise. [7] и Феникс-РТОС [8]
Ссылки
[ редактировать ]- ^ [1] Еженедельник электроники, 17 ноября 2009 г.
- ^ [2] [ постоянная мертвая ссылка ] EE Times, 17 ноября 2009 г.
- ^ [3] Технический обзор eSi-RISC eSi-3250
- ^ [4] Еженедельник электроники, 2013 г.
- ^ [5] Дизайн и повторное использование, 2011 г.
- ^ [6] Архивировано 28 февраля 2012 г. в Wayback Machine EnSilica, 2009 г.
- ^ [7] Еженедельник электроники, 2010,
- ^ [8] [ постоянная мертвая ссылка ] Кембриджская сеть 2013