СуперХ
| Дизайнер | Хитачи |
|---|---|
| Биты | 32-битный (32 → 64) |
| Представлено | 1992 [1] |
| Дизайн | РИСК |
| Кодирование | SH-2: 16-битные инструкции SH-2A и новее: смешанные 16- и 32-битные инструкции. |
| Порядок байтов | С |
| Открыть | Да, и без лицензионных отчислений [2] |
SuperH (или SH ) — это 32-битная архитектура набора команд вычислений с сокращенным (RISC) набором команд (ISA), разработанная Hitachi и в настоящее время производимая Renesas . Его реализуют микроконтроллеры и микропроцессоры для встраиваемых систем .
На момент появления SuperH отличался наличием 16-битных инструкций фиксированной длины, несмотря на свою 32-битную архитектуру. Использование меньших инструкций имело последствия: файл регистров был меньше, а инструкции обычно имели формат с двумя операндами. Однако для рынка, на который был нацелен SuperH, это была небольшая цена за повышение эффективности памяти и кэша процессора .
Более поздние версии конструкции, начиная с SH-5, включали как 16-, так и 32-битные инструкции, при этом 16-битные версии отображались на 32-битную версию внутри ЦП. Это позволило машинному коду продолжать использовать более короткие инструкции для экономии памяти, не требуя при этом объема логики декодирования инструкций, необходимого, если бы они были полностью отдельными инструкциями. Эта концепция теперь известна как сжатый набор команд и также используется другими компаниями, наиболее ярким примером является ARM для ее набора инструкций Thumb .
В 2015 году срок действия многих оригинальных патентов на архитектуру SuperH истек, и процессор SH-2 был переработан как аппаратное обеспечение с открытым исходным кодом под названием J2 .
История [ править ]
Ш-1 и Ш-2 [ править ]
Семейство процессорных ядер SuperH было впервые разработано компанией Hitachi в начале 1990-х годов. Идея проекта заключалась в создании единого набора команд (ISA), который был бы совместим с предыдущими версиями для нескольких ядер ЦП .
В прошлом такого рода проблемы проектирования решались с помощью микрокода , при этом младшие модели этой серии выполняли нереализованные инструкции как серию более простых инструкций. Например, «длинное умножение» (умножение двух 32-битных регистров для получения 64-битного продукта) может быть реализовано аппаратно на моделях высокого класса, но вместо этого выполняться как серия сложений на моделях младшего класса.
Одним из ключевых моментов разработки концепции RISC было то, что микрокод имел конечное время декодирования, и по мере того, как процессоры становились быстрее, это приводило к неприемлемому снижению производительности. Чтобы решить эту проблему, Hitachi вместо этого разработала единую ISA для всей линейки, в которой неподдерживаемые инструкции вызывали ловушки в тех реализациях, которые не включали аппаратную поддержку. Например, первые модели линейки SH-1 и SH-2 отличались только поддержкой 64-битного умножения; SH-2 поддерживается MUL, DMULS и DMULU, тогда как SH-1 вызвал бы ловушку, если бы они встретились. [3]
SH-1 была базовой моделью, поддерживающей в общей сложности 56 инструкций. В SH-2 добавлено 64-битное умножение и несколько дополнительных команд для ветвления и других задач, в результате чего общее количество поддерживаемых инструкций достигло 62. [3] SH-1 и SH-2 использовались в Sega Saturn , Sega 32X и Capcom CPS-3 . [4]
ISA использует 16-битные инструкции для лучшей плотности кода, чем 32-битные инструкции, что было важно в то время из-за высокой стоимости основной памяти и стоимости реализации кэша. По состоянию на 2023 год плотность кода по-прежнему важна для небольших встроенных систем и многоядерных процессоров. Недостатком этого подхода было то, что для кодирования номера регистра или постоянного значения было доступно меньше битов. В оригинальной SuperH ISA было всего 16 регистров общего назначения, из которых требовалось четыре бита для источника и еще четыре для назначения; однако некоторые инструкции подразумевают R0, R15 или системный регистр в качестве дополнительного операнда. Код операции инструкции имеет длину четыре, восемь, двенадцать или шестнадцать бит, а остальные четырехбитные поля используются для регистров или непосредственных операндов различными способами: существует двенадцать классов инструкций, всего 142 инструкции в SH-2. . [5]
Отложенные ответвления вводятся как для SH-1, так и для SH-2. Инструкции безусловного перехода имеют один слот задержки . [6]
Ш-3 [ править ]
Несколько лет спустя к семейству добавилось ядро SH-3; новые функции включали другую прерываний концепцию , блок управления памятью (MMU) и модифицированную концепцию кэша. Эти функции потребовали расширенного набора команд, добавив шесть новых инструкций, всего их стало 68. [3] SH-3 имел двусторонний порядок байтов и работал либо с прямым порядком байтов, либо с прямым порядком байтов.
В ядро SH-3 также добавлено расширение DSP , которое тогда называлось SH-3-DSP. Благодаря расширенным путям данных для эффективной обработки DSP, специальным аккумуляторам и выделенному механизму DSP MAC -типа это ядро объединило мир DSP и RISC-процессоров. С исходным ядром SH-2 также использовалась производная от DSP.
В период с 1994 по 1996 год по всему миру было продано 35,1 миллиона устройств SuperH. [7]
Ш-4 [ править ]
В 1997 году Hitachi и STMicroelectronics (STM) начали совместную работу над дизайном SH-4 для Dreamcast . SH-4 отличался суперскалярным (двусторонним) выполнением инструкций и векторным модулем с плавающей запятой (особенно подходящим для 3D-графики ). Стандартные чипы на базе SH-4 были представлены примерно в 1998 году. [8]
Лицензирование [ править ]
В начале 2001 года Hitachi и STM сформировали IP-компанию SuperH, Inc., которая собиралась лицензировать ядро SH-4 другим компаниям и занималась разработкой архитектуры SH-5, первого перехода SuperH в 64-битную область. Более ранние версии SH-1–3 оставались собственностью Hitachi. [8] [9]
В 2003 году Hitachi и Mitsubishi Electric создали совместное предприятие под названием Renesas Technology , в котором Hitachi контролировала 55% акций. В 2004 году Renesas Technology купила долю собственности STMicroelectronics в SuperH Inc., а вместе с ней и лицензию на ядра SH. [10] Позже Renesas Technology стала Renesas Electronics после их слияния с NEC Electronics .
Конструкция SH-5 поддерживала два режима работы: режим SHcompact, который эквивалентен инструкциям пользовательского режима набора команд SH-4; и режим SHmedia, который сильно отличается тем, что использует 32-битные инструкции с шестьюдесятью четырьмя 64-битными целочисленными регистрами и инструкции SIMD . В режиме SHmedia пункт назначения перехода ( перехода) загружается в регистр перехода отдельно от фактической инструкции перехода. Это позволяет процессору предварительно выбирать инструкции для ветки без необходимости отслеживать поток команд. Сочетание компактной 16-битной кодировки инструкций с более мощной 32-битной кодировкой инструкций не уникально для SH-5; Процессоры ARM имеют 16-битный режим Thumb (ARM лицензировала несколько патентов SuperH на Thumb). [11] ) и процессоры MIPS имеют режим MIPS-16. Однако SH-5 отличается тем, что его режим обратной совместимости представляет собой 16-битное кодирование, а не 32-битное кодирование.
Последний шаг эволюции произошел примерно в 2003 году, когда ядра от SH-2 до SH-4 были объединены в суперскалярное ядро SH-X, которое сформировало своего рода расширенный набор команд предыдущих архитектур и добавило поддержку симметричной многопроцессорной обработки .
Постоянное наличие [ править ]
С 2010 года ядра, архитектура и продукты процессоров SuperH принадлежат Renesas Electronics , а архитектура консолидируется вокруг платформ SH-2, SH-2A, SH-3, SH-4 и SH-4A. Продукты «система-на-кристалле» на базе микропроцессоров SH-3, SH-4 и SH-4A впоследствии были заменены новыми поколениями на основе лицензионных процессорных ядер от Arm Ltd. , при этом многие из существующих моделей все еще продаются до марта 2025 года. в рамках программы долговечности продукции Renesas. [12]
По состоянию на 2021 год микроконтроллеры SH72xx на базе SH-2A продолжают продаваться компанией Renesas с гарантированной доступностью до февраля 2029 года вместе с новыми продуктами на базе нескольких других архитектур, включая Arm , RX и RH850 .
Джей Ядро [ править ]
Срок действия последнего патента SH-2 истек в 2014 году. На LinuxCon Japan 2015 разработчики j-core представили чистых помещений новую реализацию SH-2 ISA для с расширениями (известную как «ядро J2» из-за неистекших товарных знаков ). [11] [13] Впоследствии пошаговое описание проекта было представлено на ELC 2016. [14]
Код с открытым исходным кодом BSD, , лицензированный VHDL для ядра J2 был проверен на Xilinx FPGA и ASIC, изготовленных по TSMC техпроцессу 180-нм , и способен загружать μClinux . [11] J2 обратно совместим с ISA с SH-2, реализованным в виде 5-этапного конвейера с отдельными интерфейсами памяти инструкций и данных, а также машинно-генерируемым декодером инструкций, поддерживающим плотно упакованную и сложную (по сравнению с другими RISC-машинами) ISA. Дополнительные инструкции легко добавить. J2 реализует инструкции для динамического сдвига (с использованием шаблонов команд SH-3 и более поздних версий), расширенных атомарных операций (используемых для обработки примитивов потоков) и блокировки/интерфейсов для поддержки симметричных многопроцессоров. Планируется реализовать наборы инструкций SH-2A (как «J2+») и SH-4 (как «J4») по мере истечения срока действия соответствующих патентов в 2016–2017 годах. [11] [ нужно обновить ]
Несколько особенностей SuperH были названы мотивацией для разработки новых ядер на основе этой архитектуры: [11]
- Высокая плотность кода по сравнению с другими 32-битными RISC ISA , такими как ARM или MIPS. [15] важно для производительности кэша и пропускной способности памяти
- Поддержка существующих компиляторов и операционных систем ( Linux , Windows Embedded , QNX). [13] )
- ASIC Чрезвычайно низкие затраты на производство сейчас, когда срок действия патентов истекает (около 0,03 доллара США за двухъядерное ядро J2 по 180-нм техпроцессу TSMC).
- Реализация без патентов и лицензионных отчислений (под лицензией BSD)
- Полная и активная поддержка сообщества
- Наличие недорогой платформы разработки аппаратного обеспечения для инструментов FPGA с нулевой стоимостью.
- Инструменты генерации и интеграции RTL ЦП и SoC, создание портативных RTL FPGA и ASIC и документация
- Чистый, современный дизайн с открытым исходным кодом, среда проектирования, генерации, моделирования и проверки.
Модели [ править ]
Семейство процессорных ядер SuperH включает в себя:
- SH-1 – используется в микроконтроллерах для глубоко встраиваемых приложений ( приводы компакт-дисков , крупная бытовая техника и т. д.).
- SH-2 - используется в микроконтроллерах с более высокими требованиями к производительности, также используется в автомобилестроении, например, в блоках управления двигателем или в сетевых приложениях, а также в игровых консолях, таких как Sega Saturn и Sega 32X надстройка . SH-2 также нашел применение во многих блоках управления автомобильными двигателями , включая Subaru , Mitsubishi и Mazda .
- SH-2A. Ядро SH-2A является расширением ядра SH-2, включая несколько дополнительных инструкций, но, что наиболее важно, переход на суперскалярную архитектуру (оно способно выполнять более одной инструкции за один цикл) и две пяти- ступенчатые трубопроводы. Он также включает 15 банков регистров, что обеспечивает задержку прерывания в 6 тактов. Он также силен в приложениях управления двигателем, а также в мультимедиа, автомобильной аудиосистеме, трансмиссии, управлении автомобильным кузовом и автоматизации офисов и зданий.
- SH-DSP — изначально разработан для рынка мобильных телефонов , позже используется во многих потребительских приложениях, требующих производительности DSP для JPEG и т. д. сжатия
- SH-3 – используется для мобильных и портативных приложений, таких как Jornada , сильна в приложениях Windows CE и уже много лет работает на рынке автомобильных навигаторов. В Cave CV1000 , аналогичном аппаратному процессору Sega NAOMI , также использовался этот процессор. Музыкальные подразделения Korg Electribe EMX и ESX также используют SH-3. [16]
- SH-3-DSP - используется в основном в мультимедийных терминалах и сетевых приложениях, а также в принтерах и факсах.
- SH-4 - используется всякий раз, когда требуется высокая производительность, например, в автомобильных мультимедийных терминалах, игровых консолях , особенно Dreamcast , или телеприставках.
- SH-5 - используется в высококлассных 64-битных мультимедийных приложениях.
- SH-X - основное ядро, используемое в различных вариантах (с блоком DSP или FPU или без него) в блоке управления двигателем, автомобильном мультимедийном оборудовании, телеприставках или мобильных телефонах.
- SH-Mobile – процессор мобильных приложений SuperH; предназначен для разгрузки обработки приложений от LSI основной полосы частот
Ш-2 [ править ]
SH-2 представляет собой 32-битную RISC-архитектуру с 16-битной фиксированной длиной инструкций для высокой плотности кода, имеет аппаратный блок умножения-накопления (MAC) для алгоритмов DSP и имеет пятиступенчатый конвейер.
SH-2 имеет кэш на всех устройствах без ПЗУ .
Он предоставляет 16 регистров общего назначения, регистр векторной базы, регистр глобальной базы и регистр процедур.
Сегодня семейство SH-2 простирается от встроенной флэш-памяти емкостью 32 КБ до устройств без ПЗУ. Он используется во множестве различных устройств с различными периферийными устройствами, такими как CAN, Ethernet, таймер управления двигателем, быстрый АЦП и другие.
Ш-2А [ править ]
SH-2A — это обновление ядра SH-2, в которое добавлено несколько 32-битных инструкций. Об этом было объявлено в начале 2006 года.
Новые функции ядра SH-2A включают в себя:
- Суперскалярная архитектура: выполнение двух инструкций одновременно.
- Гарвардская архитектура
- Два 5-ступенчатых конвейера
- Смешанные 16-битные и 32-битные инструкции
- 15 банков регистров для обработки прерываний за 6 тактов.
- Дополнительный ФПУ
Сегодня семейство SH-2A охватывает широкую область памяти от 16 КБ до и включает в себя множество вариантов без ПЗУ. Устройства оснащены стандартными периферийными устройствами, такими как CAN , Ethernet , USB и т. д., а также более специализированными периферийными устройствами, такими как таймеры управления двигателем , TFT- контроллеры и периферийные устройства, предназначенные для автомобильных силовых агрегатов.
Ш-4 [ править ]
SH-4 — это RISC-процессор, разработанный для основного использования в мультимедийных приложениях, таких как Sega Dreamcast и NAOMI игровые системы . Он включает в себя гораздо более мощный модуль вычислений с плавающей запятой. [примечание] и дополнительные встроенные функции, а также стандартная 32-битная целочисленная обработка и 16-битный размер инструкций.
Особенности SH-4 включают в себя:
- FPU с четырьмя множителями с плавающей запятой, поддерживающий 32-битные числа с одинарной точностью и 64-битные числа с плавающей запятой двойной точности.
- с плавающей запятой 4D- операции скалярного произведения и умножение матрицы на вектор
- 128-битная шина с плавающей запятой, обеспечивающая скорость передачи данных из кэша данных 3,2 ГБ/с.
- 64-битная внешняя шина данных с 32-битной адресацией памяти, обеспечивающая максимальный объем адресуемой памяти 4 ГБ (см. Байтовая адресация ) со скоростью передачи 800 МБ/сек.
- Встроенные контроллеры прерываний, DMA и управления питанием.
^ В кастомной SH-4, сделанной для Casio, SH7305, нет FPU.
Ш-5 [ править ]
SH-5 — это 64-битный RISC-процессор. [17]
Почти не было выпущено немоделированное оборудование SH-5. [18] и, в отличие от все еще существующего SH-4, поддержка SH-5 была прекращена из GCC. [19] и Линукс.
Ссылки [ править ]
Цитаты [ править ]
- ^ «История Hitachi SH-2 и Sega Saturn» . www.sega-16.com . Ренесас . Проверено 27 февраля 2023 г.
- ^ Открытый процессор J-core
- ^ Jump up to: Перейти обратно: а б с Программа 1996 г. , с. 1.
- ^ «Аппаратное обеспечение CP System III (CPS3) (Capcom)» . www.system16.com . Система 16 . Проверено 3 августа 2019 г.
- ^ Программа 1996 , стр. 30–33.
- ^ «Руководство по аппаратному обеспечению SH7020 и SH7021 RISC-движок SuperH™» . п. 19,48 . Проверено 2 декабря 2023 г.
- ^ «Процессор SuperH RISC с 360 MIPS позволяет использовать системы персонального доступа. SH7750 запускает серию SH-4» . Ноябрь 1997 г. Архивировано из оригинала 5 марта 2016 г.
- ^ Jump up to: Перейти обратно: а б «STMicro и Hitachi планируют создать новую компанию для разработки RISC-ядер» . ЭЭ Таймс . 3 апреля 2001 г.
Hitachi создала семейство процессоров SH и разработала его первые четыре основные итерации, но сотрудничает с ST с 1997 года, когда компании согласились поделиться общей дорожной картой микропроцессоров высокого класса. Они совместно разработали 32-битное RISC-ядро процессора SH4 и начали разработку архитектуры SH5, которую теперь будет завершать SuperH. Первым продуктом SuperH станет ядро SH4. Более ранние версии SH не будут частью соглашения о выделении.
- ^ «SuperH, Inc. создана Hitachi и STMicroelectronics для ускорения распространения ядер SuperH во встраиваемых микропроцессорах» . [ мертвая ссылка ]
- ^ Кларк, Питер (28 сентября 2004 г.). «Renesas возьмет на себя основной бизнес SuperH» . ЭЭ Таймс .
- ^ Jump up to: Перейти обратно: а б с д и Натан Уиллис (10 июня 2015 г.). «Воскресение архитектуры SuperH» . LWN.net .
- ^ " " Микроконтроллеры семейства SuperH RISC Engine" " . Ренесас Электроникс .
- ^ Jump up to: Перейти обратно: а б «J-ядра» . j-ядро. Архивировано из оригинала 11 мая 2016 года . Проверено 27 апреля 2016 г.
- ^ «Пошаговое руководство по проектированию j-core» (PDF) . Архивировано (PDF) из оригинала 17 июня 2016 г.
- ^ В.М. Уивер (17 марта 2015 г.). «Изучение пределов плотности кода (технический отчет с новейшими результатами)» (PDF) . Архивировано (PDF) из оригинала 13 июля 2015 г.
- ^ Кувабара, М. (25 июля 2019 г.). «Руководство по обслуживанию Korg EMX/ESX» (PDF) . Архивировано из оригинала (PDF) 13 июля 2019 года.
- ^ «Ядро ЦП SH-5, Том 1: Архитектура» (PDF) . Архивировано (PDF) из оригинала 20 марта 2009 г.
- ^ «Пресс-релиз Васаби SH-5» . 8 марта 2016 г.
- ^ «Изменения, новые функции и исправления серии выпусков GCC 7» . 2 февраля 2018 г.
Библиография [ править ]
- Руководство по программированию SuperH RISC Engine SH-1/SH-2 (PDF) . Hitachi Americal Ltd., 3 сентября 1996 г. Проверено 6 декабря 2020 г.
- Архитектура ядра процессора SH-4 (PDF) . STMicroelectronics и Hitachi Ltd., 12 сентября 2002 г. ADCS 7182230F . Проверено 6 декабря 2020 г.
Внешние ссылки [ править ]
- Renesas SuperH , Продукты, Инструменты, Руководства, Примечания к приложениям, Информация
- Открытый процессор J-core
- J-core на GitHub
- Список разработчиков Linux SuperH
- DCTP - Hitachi 200 МГц SH-4 на Wayback Machine (архивировано 10 августа 2016 г.)
- в разработке порт Debian для SH4
- Чен, Раймонд (5 августа 2019 г.). «SuperH-3, часть 1: Введение» . Старая новая вещь (блог) . Проверено 22 января 2024 г. Серия из 15 частей по программированию микропроцессора.
