Расчет задержки

Расчет задержки — это термин, используемый в проектировании интегральных схем для расчета задержки одного логического элемента и подключенных к нему проводов. Напротив, статический временной анализ вычисляет задержки целых путей, используя вычисление задержки для определения задержки каждого вентиля и провода.

Существует множество методов расчета задержки для самих ворот. Выбор зависит в первую очередь от требуемой скорости и точности:

симуляторы цепей, такие как SPICE Можно использовать . Это самый точный, но и самый медленный метод.
Двумерные таблицы ^[1] обычно используются в таких приложениях, как логический синтез , размещение и маршрутизация . В этих таблицах учитываются выходная нагрузка и наклон входного сигнала, а также генерируются задержка цепи и наклон выходного сигнала. Значения таблиц обычно вычисляются с использованием симуляторов схем в процедуре, называемой характеристикой или ячейки стандартной характеристикой . Распространенным форматом файлов для хранения справочных таблиц является Liberty. ^[2]^[3] формат.
очень простая модель, называемая моделью К-фактора Иногда используется . Это аппроксимирует задержку как константу плюс на k . емкость нагрузки, умноженную
Более сложная модель, называемая языком расчета задержки, ^[4] или DCL, вызывает определяемую пользователем программу всякий раз, когда требуется значение задержки. Это позволяет представлять сколь угодно сложные модели, но поднимает серьезные проблемы разработки программного обеспечения.
Логическое усилие обеспечивает простой расчет задержки, учитывающий размер вентиля и поддающийся аналитической обработке.

Аналогично существует множество способов расчета задержки провода. Задержка провода обычно будет разной для каждого пункта назначения. Для повышения точности (и снижения скорости) наиболее распространенными методами являются:

Собранный C. Вся емкость провода подается на выход затвора, а задержка по самому проводу игнорируется.
Задержка Элмора ^[5] — это простое приближение, часто используемое там, где важна скорость вычислений, но нельзя игнорировать задержку в самом проводе. Он использует значения R и C сегментов провода в простом расчете. Задержка каждого сегмента провода равна R этого сегмента, умноженному на C в нисходящем направлении. Затем все задержки суммируются от корня. (Предполагается, что сеть имеет древовидную структуру, что верно для большинства сетей на микросхемах. В этом случае задержка Элмора может быть рассчитана за время O(N) с двумя обходами дерева. Если сеть не имеет древовидной структуры, задержка Элмора может все еще поддается вычислению, но включает в себя матричные вычисления. ^[6])
Согласование моментов — более сложный аналитический метод. Его можно рассматривать либо как сопоставление нескольких моментов во временной области, либо как поиск хорошего рационального приближения ( аппроксимации Паде ) в частотной области. (Они очень тесно связаны — см. преобразование Лапласа .) Его также можно рассматривать как обобщение задержки Элмора, которая соответствует первому моменту во временной области (или вычисляет однополюсное приближение в частотной области — они эквивалентны). Первое использование этой техники, AWE, ^[7] использовалось явное сопоставление моментов. Новые методы, такие как PRIMA ^[8] и PVL используют неявное сопоставление моментов, основанное на подпространствах Крылова . Эти методы медленнее, чем у Элмора, но более точны. По сравнению с симуляцией схемы они быстрее, но менее точны.
симуляторы цепей, такие как SPICE Можно использовать . Обычно это самый точный, но самый медленный метод.
DCL, как определено выше, может использоваться для соединения, а также задержки шлюза.

Зачастую имеет смысл объединить расчет вентиля и всех проводов, подключаемых к его выходу. Эту комбинацию часто называют стадией задержки .

Задержка провода или вентиля также может зависеть от поведения соседних компонентов. Это один из основных эффектов, который анализируется при проверке целостности сигнала .

Расчет задержки в цифровом проектировании

В контексте полузаказного цифрового проектирования предварительно охарактеризованная цифровая информация часто абстрагируется в форме вышеупомянутой двумерной справочной таблицы (LUT). Идея метода полузаказного проектирования заключается в использовании блоков предварительно созданных и протестированных компонентов для создания чего-то большего, скажем, чипа.

В этом контексте блоки представляют собой логические элементы, такие как И-НЕ, ИЛИ, И и т. д. Хотя на самом деле эти элементы будут состоять из транзисторов, инженер-полуспециалист будет знать только информацию о задержке от входного контакта до выходной контакт, называемый временной дугой. Двумерная таблица представляет изменчивость задержки вентиля относительно двух независимых переменных, обычно скорости изменения сигнала на входе и нагрузки на выходном выводе. Эти две переменные на языке проектирования называются нарастанием и нагрузкой.

Механизм статического временного анализа сначала рассчитает задержку отдельных ячеек и соединит их вместе для дальнейшего анализа.

Статистический расчет задержки

Поскольку размеры чипа становятся меньше, задержки как затворов, так и проводов, возможно, придется рассматривать как статистические оценки, а не как детерминированные величины. Для ворот это требует расширения форматов библиотек. Для проводов для этого необходимы методы, позволяющие рассчитать средние значения и распределения задержек в проводах. В обоих случаях крайне важно уловить зависимость от основных переменных, таких как пороговое напряжение и толщина металла, поскольку они приводят к корреляциям между задержками соседних компонентов. Видеть ^[9] для раннего примера.

См. также

Ссылки

^ Э.-Ю. Чунг, Б.-Х. Джу, Ю.-К. Ли, К.-Х. Ким и С.-Х. Ли, «Расширенный метод анализа задержек для субмикронной технологии ASIC», в Proc. IEEE 5-й международный Конференция ASIC. 1992, стр. 471–474.
^ «Формат файла Liberty, слайды лекций» (PDF) . Проверено 15 декабря 2022 г.
^ «Руководство пользователя и справочное руководство Liberty» (PDF) . Архивировано из оригинала (PDF) 15 декабря 2022 г. Проверено 15 декабря 2022 г.
^ Стандарт IEEE, включая DCL
^ * У. К. Элмор, Переходный процесс затухающих линейных сетей с особым учетом широкополосных усилителей , Журнал прикладной физики, январь 1948 г., том 19, выпуск 1, стр. 55-63.
^ Если каждый конденсатор заменен источником тока той же величины, а корень заземлен, то напряжение постоянного тока в каждом узле численно равно задержке Элмора (момент первой временной области). Эта формулировка работает независимо от того, имеет ли сеть древовидную структуру. Более подробную информацию см. в статье об AWE ниже.
^ * Грабеж, LT; Рорер, Р.А., Асимптотическая оценка формы сигнала для временного анализа
^ *Одабасиоглу, А.; Челик, М.; Пиледжи, Л.Т., PRIMA: алгоритм макромоделирования пассивных межсоединений пониженного порядка , Транзакции IEEE по автоматизированному проектированию интегральных схем и систем , том 17, выпуск 8, август 1998 г., стр. 645–654
^ Ин Лю; Пиледжи, Литва; Стройвас, AJ, (1999) Модель снижения порядка межсоединений RC (L), включая вариационный анализ , материалы 36-й конференции по автоматизации проектирования, 21–25 июня 1999 г., стр. 201–206.

[1] Э.-Ю. Чунг, Б.-Х. Джу, Ю.-К. Ли, К.-Х. Ким и С.-Х. Ли, «Расширенный метод анализа задержек для субмикронной технологии ASIC», в Proc. IEEE 5-й международный Конференция ASIC. 1992, стр. 471–474.

[2] «Формат файла Liberty, слайды лекций» (PDF) . Проверено 15 декабря 2022 г.

[3] «Руководство пользователя и справочное руководство Liberty» (PDF) . Архивировано из оригинала (PDF) 15 декабря 2022 г. Проверено 15 декабря 2022 г.

[4] Стандарт IEEE, включая DCL

[5] * У. К. Элмор, Переходный процесс затухающих линейных сетей с особым учетом широкополосных усилителей , Журнал прикладной физики, январь 1948 г., том 19, выпуск 1, стр. 55-63.

[6] Если каждый конденсатор заменен источником тока той же величины, а корень заземлен, то напряжение постоянного тока в каждом узле численно равно задержке Элмора (момент первой временной области). Эта формулировка работает независимо от того, имеет ли сеть древовидную структуру. Более подробную информацию см. в статье об AWE ниже.

[7] * Грабеж, LT; Рорер, Р.А., Асимптотическая оценка формы сигнала для временного анализа

[8] *Одабасиоглу, А.; Челик, М.; Пиледжи, Л.Т., PRIMA: алгоритм макромоделирования пассивных межсоединений пониженного порядка , Транзакции IEEE по автоматизированному проектированию интегральных схем и систем , том 17, выпуск 8, август 1998 г., стр. 645–654

[9] Ин Лю; Пиледжи, Литва; Стройвас, AJ, (1999) Модель снижения порядка межсоединений RC (L), включая вариационный анализ , материалы 36-й конференции по автоматизации проектирования, 21–25 июня 1999 г., стр. 201–206.

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]