Статический временной анализ

Статический временной анализ (STA) — это метод моделирования расчета ожидаемого времени синхронной цифровой схемы без необходимости моделирования всей схемы.

Высокопроизводительные интегральные схемы традиционно характеризуются тактовой частотой , на которой они работают. Измерение способности схемы работать на заданной скорости требует возможности измерения в процессе проектирования ее задержки на многочисленных этапах. Более того, расчет задержки должен быть включен во внутренний цикл оптимизаторов времени на различных этапах проектирования, таких как логический синтез , компоновка ( размещение и маршрутизация ), а также при оптимизации на месте, выполняемой на поздних стадиях цикла проектирования. Хотя такие измерения времени теоретически могут быть выполнены с использованием строгого моделирования схемы , такой подход может оказаться слишком медленным, чтобы быть практичным. Статический временной анализ играет жизненно важную роль в обеспечении быстрого и достаточно точного измерения времени схемы. Ускорение достигается за счет использования упрощенных моделей синхронизации и преимущественного игнорирования логических взаимодействий в схемах. ^[1] За последние несколько десятилетий это стало основой дизайна.

Одно из первых описаний подхода статического времени было основано на Технике оценки и анализа программ (PERT) в 1966 году. ^[2] Более современные версии и алгоритмы появились в начале 1980-х годов. ^[3]^[4]^[5]

Цель [ править ]

В синхронной цифровой системе данные должны перемещаться «шагом», продвигаясь на одну ступень за каждый такт тактового сигнала . Это обеспечивается за счет синхронизации таких элементов, как триггеры или защелки , которые копируют входные данные на выходные по указанию часов. В такой системе возможны только два вида ошибок синхронизации:

Нарушение максимального времени , когда сигнал поступает слишком поздно и пропускает время, когда он должен наступить. Они более известны как нарушения/проверки настройки, которые на самом деле являются подмножеством нарушений максимального времени, связанных со сдвигом цикла на синхронных путях.
Нарушение минимального времени , когда входной сигнал меняется слишком рано после активного перехода часов. Они более известны как нарушения/проверки удержания, которые на самом деле являются подмножеством нарушений минимального времени в синхронном пути.

Время поступления сигнала может варьироваться по многим причинам. Входные данные могут различаться, схема может выполнять разные операции, температура и напряжение могут меняться, а также существуют производственные различия в точной конструкции каждой детали. Основная цель статического временного анализа — убедиться в том, что, несмотря на эти возможные вариации, все сигналы поступают ни слишком рано, ни слишком поздно, и, следовательно, можно гарантировать правильную работу схемы.

Поскольку STA способна проверять каждый путь, она может обнаруживать и другие проблемы, такие как сбои , медленные пути и перекос тактовой частоты .

Определения [ править ]

Критический путь определяется как путь между входом и выходом с максимальной задержкой. После того как время схемы вычислено с помощью одного из методов, перечисленных ниже, критический путь можно легко найти с помощью метода обратной трассировки .
Время прибытия сигнала — это время, за которое сигнал достигает определенной точки. Задание, или время 0,0, часто принимается за время прибытия тактового сигнала. Для расчета времени прибытия расчет задержки потребуется всех компонентов пути. Время прибытия, как и почти все время при анализе синхронизации, обычно хранится как пара значений – самое раннее возможное время, в которое сигнал может измениться, и самое позднее.
Еще одно полезное понятие – необходимое время . Это самое позднее время, когда сигнал может прийти без увеличения тактового цикла, чем хотелось бы. Вычисление необходимого времени происходит следующим образом: на каждом первичном выходе устанавливаются необходимые времена нарастания/спада в соответствии с техническими характеристиками, предоставленными для схемы. Затем выполняется обратный топологический обход, обрабатывая каждый элемент, когда известны требуемые времена на всех его ответвлениях.
Задержка , связанная с каждым соединением, представляет собой разницу между требуемым временем и временем прибытия. Положительный запас s в каком-то узле означает, что время прибытия в этот узел может быть увеличено на s , не влияя на общую задержку цепи. И наоборот, отрицательный резерв означает, что путь слишком медленный, и путь необходимо ускорить (или задержать опорный сигнал), чтобы вся схема работала с желаемой скоростью.

Углы и STA [ править ]

Довольно часто дизайнеры хотят, чтобы их проект соответствовал множеству условий. Поведение электронной схемы часто зависит от различных факторов окружающей среды, таких как температура или местные изменения напряжения. В таком случае либо STA необходимо выполнить для более чем одного такого набора условий, либо STA должна быть готова работать с диапазоном возможных задержек для каждого компонента, а не с одним значением.

При использовании надлежащих методов можно охарактеризовать закономерности изменений условий и записать их экстремальные значения. Каждое экстремальное состояние можно назвать углом . Экстремальные характеристики ячеек можно рассматривать как «уголы процесса, напряжения и температуры (PVT)», а крайние значения сетевых характеристик можно рассматривать как «углы экстракции». Тогда каждый шаблон комбинации углов извлечения PVT называется «уголом времени», поскольку он представляет собой точку, в которой время будет экстремальным. Если проект работает в каждом экстремальном состоянии, то в предположении монотонного поведения он также подходит для всех промежуточных точек.

Использование углов в статическом временном анализе имеет несколько ограничений. Это может быть слишком оптимистично, поскольку предполагает идеальное отслеживание: если один вентиль быстрый, все вентили считаются быстрыми, или если напряжение на одном вентиле низкое, оно также низкое и на всех остальных. Углы также могут быть чрезмерно пессимистичными, поскольку поворот в худшем случае случается редко. Например, в ИС нередко один металлический слой находится на тонком или толстом конце допустимого диапазона, но очень редко все 10 слоев находятся на одном и том же пределе, поскольку они производятся независимо. . Статистическая STA, которая заменяет задержки распределениями, а отслеживание корреляцией, предлагает более сложный подход к той же проблеме.

Наиболее известные техники STA [ править ]

В статическом временном анализе слово статический указывает на тот факт, что этот временной анализ выполняется независимым от входа способом и направлен на поиск наихудшей задержки схемы для всех возможных входных комбинаций. Вычислительная эффективность (линейная по количеству ребер в графе) такого подхода привела к его широкому использованию, хотя он и имеет некоторые ограничения. метод, который обычно называют PERT В STA широко используется . Однако термин PERT является неправильным, и так называемый метод PERT, обсуждаемый в большей части литературы по временному анализу, относится к методу критического пути (CPM). ^[6] широко используется в управлении проектами. Хотя методы, основанные на CPM, являются доминирующими в использовании сегодня, другие методы обхода графов цепей, такие как поиск в глубину , использовались различными анализаторами синхронизации.

Анализ времени интерфейса [ править ]

Многие из распространенных проблем при проектировании микросхем связаны с синхронизацией интерфейса между различными компонентами конструкции. Они могут возникнуть из-за многих факторов, включая неполные имитационные модели, отсутствие тестовых примеров для правильной проверки синхронизации интерфейса, требования к синхронизации, неправильные спецификации интерфейса и недостаточное понимание разработчиком компонента, поставляемого как «черный ящик». Существуют специализированные инструменты САПР, предназначенные специально для анализа синхронизации интерфейса, а также специальные инструменты САПР для проверки соответствия реализации интерфейса функциональной спецификации (с использованием таких методов, как проверка модели ).

Статистический статический временной анализ (SSTA) [ править ]

Статистический статический временной анализ (SSTA) ^[7] Это процедура, которая становится все более необходимой для решения сложных задач, связанных с изменениями процессов и условий окружающей среды в интегральных схемах.

См. также [ править ]

Примечания [ править ]

^ Кортаделла, Хорди (30 января 2017 г.). Автоматизация электронного проектирования для реализации ИС, проектирования схем и технологических процессов (2-е изд.). Бока-Ратон: CRC Press. п. 134. ИСБН 9781315215112 .
^ Киркпатрик, Т.И. и Кларк, Н.Р. (1966). «PERT как помощь в проектировании логики» . Журнал исследований и разработок IBM . 10 (2). Корпорация IBM: 135–141. дои : 10.1147/рд.102.0135 .
^ МакВильямс, ТМ (1980). «Проверка временных ограничений в больших цифровых системах» (PDF) . Автоматизация проектирования, 1980. 17-я конференция по . IEEE. стр. 139–147.
^ Г. Мартин; Дж. Берри; Т. Литтл; Д. Маккей; Дж. МакВин; Д. Томсетт; Л. Уэстон (1981). «Интегрированная система средств проектирования LSI». Журнал микроэлектроники . 12 (4): 18–22. дои : 10.1016/S0026-2692(81)80259-5 .
^ Хичкок Р. и Смит Г.Л. и Ченг Д.Д. (1982). «Временной анализ компьютерного оборудования». Журнал исследований и разработок IBM . 26 (1). ИБМ: 100–105. CiteSeerX 10.1.1.83.2093 . дои : 10.1147/rd.261.0100 . {{cite journal}}: CS1 maint: несколько имен: список авторов ( ссылка )
^ Келли, Джеймс; Уокер, Морган. Планирование и планирование критического пути . 1959 г. Материалы Восточной объединенной компьютерной конференции.
^ Блаау, Дэвид , Кавирадж Чопра, Ашиш Шривастава и Лу Шеффер (2008). «Статистический временной анализ: от основных принципов к современному состоянию». Транзакции IEEE по автоматизированному проектированию интегральных схем и систем . 27 (4): 589–607. дои : 10.1109/TCAD.2007.907047 . S2CID 14564348 . {{cite journal}}: CS1 maint: несколько имен: список авторов ( ссылка )

Ссылки [ править ]

Справочник по автоматизации проектирования электронных систем для интегральных схем , автор: Лаваньо, Мартин и Шеффер, ISBN 0-8493-3096-3 Обзор поля. Эта статья была взята из главы 8 тома II «Статический временной анализ» Сачина Сапатнекара с разрешения.
Статический временной анализ для нанометровых конструкций , Р. Чадха и Дж. Бхаскер, ISBN 978-0-387-93819-6 , Спрингер, 2009 г.

[1] Кортаделла, Хорди (30 января 2017 г.). Автоматизация электронного проектирования для реализации ИС, проектирования схем и технологических процессов (2-е изд.). Бока-Ратон: CRC Press. п. 134. ИСБН 9781315215112 .

[2] Киркпатрик, Т.И. и Кларк, Н.Р. (1966). «PERT как помощь в проектировании логики» . Журнал исследований и разработок IBM . 10 (2). Корпорация IBM: 135–141. дои : 10.1147/рд.102.0135 .

[3] МакВильямс, ТМ (1980). «Проверка временных ограничений в больших цифровых системах» (PDF) . Автоматизация проектирования, 1980. 17-я конференция по . IEEE. стр. 139–147.

[4] Г. Мартин; Дж. Берри; Т. Литтл; Д. Маккей; Дж. МакВин; Д. Томсетт; Л. Уэстон (1981). «Интегрированная система средств проектирования LSI». Журнал микроэлектроники . 12 (4): 18–22. дои : 10.1016/S0026-2692(81)80259-5 .

[5] Хичкок Р. и Смит Г.Л. и Ченг Д.Д. (1982). «Временной анализ компьютерного оборудования». Журнал исследований и разработок IBM . 26 (1). ИБМ: 100–105. CiteSeerX 10.1.1.83.2093 . дои : 10.1147/rd.261.0100 . {{cite journal}}: CS1 maint: несколько имен: список авторов ( ссылка )

[6] Келли, Джеймс; Уокер, Морган. Планирование и планирование критического пути . 1959 г. Материалы Восточной объединенной компьютерной конференции.

[7] Блаау, Дэвид , Кавирадж Чопра, Ашиш Шривастава и Лу Шеффер (2008). «Статистический временной анализ: от основных принципов к современному состоянию». Транзакции IEEE по автоматизированному проектированию интегральных схем и систем . 27 (4): 589–607. дои : 10.1109/TCAD.2007.907047 . S2CID 14564348 . {{cite journal}}: CS1 maint: несколько имен: список авторов ( ссылка )

[1]

[2]

[3]

[4]

[5]

[6]

[7]