Синхронная схема
 | Эта статья нуждается в дополнительных цитатах для проверки . ( декабрь 2015 г. ) |
В цифровой электронике синхронная схема — цифровая схема, в которой изменения состояния элементов памяти синхронизируются тактовым сигналом . В последовательной цифровой логической схеме данные хранятся в устройствах памяти, называемых триггерами или защелками. Выходной сигнал триггера является постоянным до тех пор, пока на его «тактовый» вход не поступит импульс, после чего входной сигнал триггера фиксируется на его выходе. В синхронной логической схеме электронный генератор , называемый часами, генерирует строку (последовательность) импульсов, «тактовый сигнал». Этот тактовый сигнал подается на каждый элемент хранения, поэтому в идеальной синхронной схеме каждое изменение логических уровней компонентов хранения происходит одновременно. В идеале входные данные каждого элемента хранения достигают своего конечного значения до того, как произойдет следующий такт, поэтому поведение всей схемы можно точно предсказать. На практике для каждой логической операции требуется некоторая задержка, что приводит к ограничению максимальной скорости, на которой может работать каждая синхронная система.
Чтобы эти схемы работали правильно, необходима большая осторожность при проектировании сетей распределения тактовых импульсов . Статический временной анализ часто используется для определения максимальной безопасной рабочей скорости.
Почти все цифровые схемы и, в частности, почти все процессоры являются полностью синхронными схемами с глобальными часами.Исключения часто сравнивают с полностью синхронными схемами.Исключения составляют самосинхронные схемы, [1] [2] [3] [4] глобально асинхронные локально синхронные схемы,и полностью асинхронные схемы .
См. также [ править ]
- Синхронная сеть
- Асинхронная схема
- Машина Мура
- Мучнистая машина
- Конечный автомат
- Последовательная логика
- Память
- Блок управления
- Арифметико-логический блок
- Регистр процессора
- Интегральная схема специального назначения (ASIC)
Ссылки [ править ]
- ^ Лаборатории Асада и Икеда. «Самосинхронная схема» .«Самосинхронная ПЛИС».2009.
- ^ «Самосинхронные настраиваемые логические блоки» .
- ^ Девлин, Бенджамин; Икеда, Макото; Асада, Кунихиро. «Работа с минимальным энергопотреблением с помощью самосинхронного автономного управления мощностью на уровне затвора и масштабирования напряжения» .2012. два : 10.1587/transele.E95.C.546
- ^ Девлин, Б.; Уэки, Х.; Мори, С.; Мияучи, С.; Икеда, М.; Асада, К. «Анализ производительности и атак по побочным каналам самосинхронного процессора умножителя Монтгомери для RSA в 40-нм КМОП» .2012. два : 10.1109/ASSCC.2012.6570807