Застрял по вине

— Застойная неисправность это особая модель неисправности, используемая симуляторами неисправностей и инструментами автоматического создания тестовых шаблонов (ATPG) для имитации производственного дефекта в интегральной схеме . Предполагается, что отдельные сигналы и выводы закреплены на логических «1», «0» и «X». Например, вход привязывается к состоянию логической 1 во время генерации теста, чтобы гарантировать, что производственный дефект с таким типом поведения может быть обнаружен с помощью определенного тестового шаблона. Аналогичным образом, вход может быть привязан к логическому 0, чтобы смоделировать поведение неисправной схемы, которая не может переключить свой выходной контакт. Не все неисправности можно проанализировать с помощью модели застрявших неисправностей. Компенсация статических опасностей, а именно разветвлений сигналов, может сделать схему нетестируемой с использованием этой модели. Кроме того, с помощью этой модели нельзя тестировать резервные схемы, поскольку по конструкции в результате единичной неисправности не происходит никаких изменений в каком-либо выходном сигнале.

Одинокий застрял в очереди

Одиночная застрявшая линия — это модель неисправности, используемая в цифровых схемах . Он используется для послепроизводственного тестирования, а не для тестирования конструкции. Модель предполагает, что одна линия или узел в цифровой схеме застревает на высоком или низком логическом уровне. Когда линия застревает, это называется неисправностью.

Цифровые схемы можно разделить на:

Уровень вентиля или комбинационные схемы, которые не содержат запоминающих устройств (защелок и/или триггеров), а содержат только вентили типа NAND , OR , XOR и т. д.
Последовательные схемы, содержащие память.

Эта модель неисправности применяется к схемам уровня затвора или к блоку последовательной схемы, который может быть отделен от элементов хранения. В идеале схема уровня вентиля должна быть полностью протестирована путем подачи всех возможных входов и проверки того, что они дают правильные выходы, но это совершенно непрактично: сумматору для сложения двух 32-битных чисел потребуется 2 ⁶⁴ = 1.8*10 ¹⁹ тесты, длившиеся 58 лет при 0,1 нс/тест. Модель застревания при неисправности предполагает, что только один вход на одном вентиле будет неисправен одновременно, предполагая, что, если неисправно больше, тест, который может обнаружить любую отдельную неисправность, должен легко обнаружить несколько неисправностей.

Чтобы использовать эту модель неисправности, предполагается, что каждый входной контакт на каждом затворе по очереди заземлен, и разрабатывается тестовый вектор , указывающий на неисправность схемы. Тестовый вектор представляет собой набор битов, которые применяются к входам схемы, и набор битов, ожидаемых на выходе схемы. Если рассматриваемый вывод затвора заземлен и этот тестовый вектор применяется к цепи, по крайней мере один из выходных битов не будет согласовываться с соответствующим выходным битом в тестовом векторе. После получения тестовых векторов для заземленных выводов каждый вывод поочередно подключается к логической единице и используется другой набор тестовых векторов для поиска неисправностей, возникающих в этих условиях. Каждый из этих сбоев называется одиночным сбоем с постоянным нулевым уровнем (sa-0) или одиночным сбоем с фиксированным уровнем 1 (sa-1) соответственно.

Эта модель настолько хорошо работала для транзисторно-транзисторной логики ( TTL ), которая была предпочтительной логикой в 1970-х и 1980-х годах, что производители рекламировали, насколько хорошо они тестируют свои схемы, с помощью числа, называемого « покрытием застрявших неисправностей », которое представляет собой процент всех возможных застрявших неисправностей, которые удалось обнаружить в процессе тестирования. Хотя та же модель тестирования работает умеренно хорошо для CMOS , она не способна обнаружить все возможные неисправности CMOS. Это связано с тем, что CMOS может испытывать режим отказа, известный как зависание открытого состояния, который невозможно надежно обнаружить с помощью одного тестового вектора и требует последовательного применения двух векторов. Модель также не может обнаружить неисправности мостов между соседними сигнальными линиями, возникающие в контактах, которые управляют шинными соединениями и структурами массива. Тем не менее, концепция одиночных устойчивых неисправностей широко используется и с некоторыми дополнительными испытаниями позволяет промышленности поставлять приемлемо небольшое количество неисправных схем.

Тестированию, основанному на этой модели, способствует несколько вещей:

Тест, разработанный для одной устойчивой неисправности, часто обнаруживает большое количество других устойчивых неисправностей.
Серия тестов на застрявшие неисправности часто по чистой случайности позволяет обнаружить большое количество других неисправностей, например застрявших неисправностей. Иногда это называют «непредвиденным» покрытием неисправностей.
Другой тип тестирования, называемый IDDQ-тестированием, измеряет изменение тока источника питания интегральной схемы КМОП при приложении небольшого количества медленно меняющихся тестовых векторов. Поскольку КМОП потребляет очень низкий ток, когда его входы статичны, любое увеличение этого тока указывает на потенциальную проблему.

См. также

Дизайн для теста