Проектирование для тестирования

Проектирование для тестирования или проектирование для тестируемости ( DFT ) состоит из методов проектирования ИС , которые добавляют функции тестируемости к конструкции аппаратного продукта. Дополнительные функции упрощают разработку и применение производственных испытаний спроектированного оборудования. Целью производственных испытаний является подтверждение того, что аппаратное обеспечение продукта не содержит производственных дефектов, которые могут отрицательно повлиять на правильное функционирование продукта.

Тесты применяются на нескольких этапах производственного процесса оборудования , а для некоторых продуктов их также можно использовать для обслуживания оборудования в среде заказчика. Тесты обычно проводятся с помощью тестовых программ , которые выполняются с использованием автоматического испытательного оборудования (ATE) или, в случае обслуживания системы, внутри самой собранной системы. Помимо обнаружения и указания наличия дефектов (т. е. провала теста), тесты могут иметь возможность регистрировать диагностическую информацию о природе обнаруженного провала теста. Диагностическую информацию можно использовать для определения источника неисправности.

Другими словами, отклик векторов (шаблонов) исправной схемы сравнивается с откликом векторов (использующих те же шаблоны) от DUT (тестируемого устройства). Если ответ такой же или совпадает, схема исправна. В противном случае схема будет изготовлена не так, как предполагалось.

DFT играет важную роль в разработке тестовых программ и в качестве интерфейса для применения тестов и диагностики. Автоматическое создание тестовых шаблонов , или ATPG, становится намного проще, если реализованы соответствующие правила и предложения DFT.

История

Методы ДПФ использовались, по крайней мере, с первых дней существования электрического/электронного оборудования для обработки данных. Ранними примерами 1940-50-х годов являются переключатели и инструменты, которые позволяли инженеру «сканировать» (т. е. выборочно проверять) напряжение/ток в некоторых внутренних узлах аналогового компьютера [аналоговое сканирование]. ДПФ часто связано с модификациями конструкции, которые обеспечивают улучшенный доступ к элементам внутренней схемы, так что локальное внутреннее состояние можно контролировать ( управляемость ) и/или наблюдать ( наблюдаемость легче ). Модификации конструкции могут носить чисто физический характер (например, добавление физической точки измерения в сеть) и/или добавление активных элементов схемы для облегчения управляемости/наблюдаемости (например, вставка мультиплексора в сеть). Хотя улучшения управляемости и наблюдаемости элементов внутренних схем определенно важны для испытаний, они не являются единственным типом ДПФ. Другие рекомендации, например, касаются электромеханических характеристик интерфейса между испытуемым изделием и испытательным оборудованием. Примерами являются рекомендации по размеру, форме и расстоянию между точками измерения или предложение добавить состояние высокого импеданса для драйверов, подключенных к зондирующим сетям, что снижает риск повреждения из-за обратного движения.

За прошедшие годы в отрасли было разработано и использовалось большое количество более или менее подробных и более или менее формальных руководств по желаемым и/или обязательным модификациям схем ДПФ. Общее понимание DFT в контексте автоматизации электронного проектирования (EDA) для современной микроэлектроники в значительной степени формируется возможностями коммерческих программных инструментов DFT, а также знаниями и опытом профессионального сообщества инженеров DFT, исследующих и разрабатывающих и используя такие инструменты. Большая часть соответствующих знаний о ДПФ сосредоточена на цифровых схемах, тогда как ДПФ для аналоговых схем/схем со смешанными сигналами отходит на второй план.

Цели ТФП для изделий микроэлектроники

ДПФ влияет и зависит от методов, используемых для разработки тестов, их применения и диагностики.

Большая часть ДПФ с инструментальной поддержкой, применяемая сегодня в отрасли, по крайней мере, для цифровых схем, основана на парадигме структурных испытаний . Структурный тест не делает прямых попыток определить правильность общей функциональности схемы. Вместо этого он пытается убедиться, что схема собрана правильно из некоторых низкоуровневых строительных блоков, как указано в структурном списке соединений . Например, все ли указанные логические элементы присутствуют, правильно ли работают и правильно ли подключены? Условием является то, что если список соединений верен и структурные испытания подтвердили правильную сборку элементов схемы, то схема должна работать корректно.

Обратите внимание, что это сильно отличается от функционального тестирования , которое пытается подтвердить, что тестируемая схема функционирует в соответствии со своей функциональной спецификацией. Это тесно связано с проблемой функциональной проверки , заключающейся в определении того, соответствует ли схема, указанная в списке соединений, функциональным спецификациям, при условии, что она построена правильно.

Одним из преимуществ структурной парадигмы является то, что генерация тестов может сосредоточиться на тестировании ограниченного числа относительно простых элементов схемы, а не иметь дело с экспоненциально растущим множеством функциональных состояний и переходов состояний. Хотя задача одновременного тестирования одного логического элемента кажется простой, существует препятствие, которое необходимо преодолеть. В современных очень сложных конструкциях большинство вентилей глубоко встроены, тогда как испытательное оборудование подключается только к основным входам/выходам (I/O) и/или некоторым физическим контрольным точкам. Следовательно, встроенными вентилями необходимо управлять посредством промежуточных уровней логики. Если промежуточная логика содержит элементы состояния, то проблема экспоненциально расширяющегося пространства состояний и последовательности переходов между состояниями создает неразрешимую проблему для генерации тестов. Чтобы упростить генерацию тестов, DFT решает проблему доступности, устраняя необходимость в сложных последовательностях переходов состояний при попытке контролировать и/или наблюдать за тем, что происходит в каком-то внутреннем элементе схемы. В зависимости от выбора ДПФ, сделанного во время проектирования/реализации схемы, создание структурных тестов для сложных логических схем может быть более или менее трудоемким. автоматизированный или самоавтоматизированный ^[1][1] Архивировано 13 октября 2013 г. в Wayback Machine . Таким образом, одна из ключевых целей методологий ДПФ — позволить разработчикам находить компромисс между количеством и типом ДПФ и затратами/выгодами (время, усилия, качество) задачи создания тестов.

Еще одним преимуществом является диагностика цепи на случай возникновения каких-либо проблем в будущем. Это похоже на добавление некоторых функций или положений в конструкцию, чтобы устройство можно было протестировать в случае какой-либо неисправности во время его использования.

С нетерпением жду

Одной из задач отрасли является идти в ногу с быстрым развитием технологий микросхем (количество/размер/размещение/пространство ввода/вывода, скорость ввода/вывода, количество/скорость/мощность внутренних цепей, терморегуляция и т. д.), не будучи принужденным к этому. постоянно обновлять испытательное оборудование. Следовательно, современные методы DFT должны предлагать варианты, которые позволяют тестировать микросхемы и сборки следующего поколения на существующем испытательном оборудовании и/или снижать требования/стоимость нового испытательного оборудования. В результате методы DFT постоянно обновляются, например, включение сжатия, чтобы гарантировать, что время применения тестера остается в определенных пределах, продиктованных целевыми затратами на тестируемые продукты.

Диагностика

Ожидается, что некоторые чипы на каждой изготовленной пластине, особенно в области передовых полупроводниковых технологий, будут содержать дефекты, которые делают их нефункциональными. Основная цель тестирования — найти и отделить эти нефункциональные микросхемы от полностью функциональных. Это означает, что один или несколько ответов, полученных тестером от тестируемого нефункционального чипа, отличаются от ожидаемого ответа. Следовательно, процент микросхем, не прошедших тест, должен быть тесно связан с ожидаемым функциональным выходом для этого типа чипов. В действительности, однако, нередки ситуации, когда все микросхемы нового типа, впервые поступившие на испытательную площадку, выходят из строя (так называемая ситуация нулевого выхода). В этом случае чипы должны пройти процесс отладки, который пытается определить причину ситуации с нулевым выходом. В других случаях провал теста (процент неудачных тестов) может быть выше ожидаемого/приемлемого или внезапно колебаться. Опять же, чипы должны быть подвергнуты анализу, чтобы определить причину чрезмерных выпадений при тестировании.

В обоих случаях важная информация о природе основной проблемы может быть скрыта в том, как чипы выходят из строя во время тестирования. Для облегчения анализа дополнительная информация о сбоях, помимо простого «пройден/не пройден», собирается в журнал сбоев. Журнал ошибок обычно содержит информацию о том, когда (например, цикл тестера), где (например, на каком канале тестера) и как (например, логическое значение) тест не прошёл. Диагностика пытается определить из журнала отказов, в каком логическом/физическом месте внутри чипа наиболее вероятно возникла проблема. Проведя большое количество сбоев в процессе диагностики, называемом объемной диагностикой, можно выявить систематические сбои.

В некоторых случаях (например, печатные платы , многочиповые модули (MCM), встроенные или автономные запоминающие устройства ) можно отремонтировать неисправную проверяемую схему. Для этого диагностика должна оперативно найти вышедший из строя блок и сформировать задание на ремонт/замену вышедшего из строя блока.

Подходы DFT могут быть более или менее удобными для диагностики. Соответствующие цели DFT заключаются в том, чтобы облегчить/упростить сбор данных о сбоях и диагностику до такой степени, чтобы обеспечить выбор выборки для интеллектуального анализа отказов (FA), а также повысить стоимость, точность, скорость и пропускную способность диагностики и FA.

Дизайн сканирования

Самый распространенный метод доставки тестовых данных со входов микросхемы во внутренние тестируемые схемы (сокращенно CUT) и наблюдения за их выходами называется сканированием. В скан-дизайне регистры ( триггеры или защелки) в конструкции соединены в одну или несколько цепочек сканирования , которые используются для получения доступа к внутренним узлам микросхемы. Тестовые шаблоны вводятся через цепочку(и) сканирования, функциональные тактовые сигналы подаются импульсами для проверки схемы во время «цикла(ов) захвата», а затем результаты передаются на выходные контакты микросхемы и сравниваются с ожидаемым «хорошим» результатом. машина» результаты.

Прямое применение методов сканирования может привести к созданию больших наборов векторов с соответствующими большими затратами времени тестера и памяти. Методы тестового сжатия решают эту проблему, распаковывая входные данные сканирования на кристалле и сжимая выходные данные теста. Возможны большие выгоды, поскольку для любого конкретного тестового вектора обычно требуется установить и/или проверить лишь небольшую часть битов цепочки сканирования.

Результаты проекта сканирования могут быть предоставлены в таких формах, как последовательный векторный формат (SVF), для выполнения испытательным оборудованием.

Отладка с использованием функций DFT

Помимо того, что цепочки сканирования полезны для производственного тестирования «годен/не годен», они также могут использоваться для «отладки» конструкции микросхем. В этом контексте чип работает в обычном «функциональном режиме» (например, чип компьютера или мобильного телефона может выполнять инструкции на языке ассемблера). В любой момент часы чипа можно остановить и перенастроить чип в «тестовый режим». На этом этапе можно выгрузить полное внутреннее состояние или установить любые желаемые значения с помощью цепочек сканирования. Другое использование сканирования для отладки состоит в сканировании всех элементов памяти в исходном состоянии с последующим возвратом в функциональный режим для выполнения отладки системы. Преимущество заключается в том, чтобы привести систему в известное состояние без прохождения многих тактов. Такое использование цепочек сканирования вместе со схемами управления тактовым сигналом является родственной субдисциплиной логического проектирования, называемой «Проектирование для отладки» или «Проектирование для отладки». ^[2]

См. также

Ссылки

IEEE Std 1149.1 (JTAG) Учебное пособие по тестируемости. Техническая презентация по проектированию для тестирования, основанная на JTAG и граничном сканировании.
Принципы и архитектуры испытаний СБИС , Л.Т. Ван, К.В. Ву и XQ Вен, глава 2, 2006 г., Elsevier.
Справочник по автоматизации электронного проектирования для интегральных схем , автор: Лаваньо, Мартин и Шеффер, ISBN 0-8493-3096-3 Обзор области автоматизации электронного проектирования . из тома I, главы 21 « Проектирование для испытаний ». Это краткое изложение было взято (с разрешения) Бернда Кенеманна

^ Бен-Гал И., Херер Ю. и Раз Т. (2003). «Процедура самокорректирующейся проверки при ошибках проверки» (PDF) . Транзакции IIE по качеству и надежности, 34 (6), стр. 529–540. Архивировано из оригинала (PDF) 13 октября 2013 г. Проверено 10 января 2014 г.
^ «Проектирование для отладки: негласный императив проектирования микросхем» ^{[ постоянная мертвая ссылка ]} статья Рона Уилсона, EDN, 21.06.2007

Внешние ссылки

[1] Бен-Гал И., Херер Ю. и Раз Т. (2003). «Процедура самокорректирующейся проверки при ошибках проверки» (PDF) . Транзакции IIE по качеству и надежности, 34 (6), стр. 529–540. Архивировано из оригинала (PDF) 13 октября 2013 г. Проверено 10 января 2014 г.

[2] «Проектирование для отладки: негласный императив проектирования микросхем» ^{[ постоянная мертвая ссылка ]} статья Рона Уилсона, EDN, 21.06.2007

[1]

[2]