СИЛА3

СИЛА3

Микропроцессор POWER 3
Общая информация
Запущен	1998
Разработано	ИБМ
Архитектура и классификация
Набор инструкций	PowerPC
История
Предшественник	МОЩНОСТЬ2
Преемник	МОЩНОСТЬ4

Два процессора IBM POWER3-II с тактовой частотой 375 МГц на модуле ЦП RS/6000 44P 270.

POWER3 ( ISA — это микропроцессор , разработанный и производимый исключительно IBM , в котором реализована 64-битная версия PowerPC архитектуры набора команд ), включая все дополнительные инструкции ISA (на тот момент), такие как инструкции, присутствующие в Версия POWER2 для POWER ISA , но не для PowerPC ISA. Он был представлен 5 октября 1998 года и дебютировал в RS/6000 43P Model 260 , графической рабочей станции высокого класса. Первоначально предполагалось, что POWER3 будет называться PowerPC 630 , но был переименован, вероятно, для того, чтобы отличить серверные процессоры POWER, которые он заменил, от более ориентированных на потребителя 32-битных PowerPC. POWER3 был преемником P2SC, производного от POWER2 , ​​и завершил давно отложенный переход IBM с POWER на PowerPC, который первоначально планировалось завершить в 1995 году. POWER3 использовался в серверах и рабочих станциях IBM RS / 6000 на частоте 200 МГц. Он конкурировал с компании Digital Equipment Corporation (DEC) Alpha 21264 и Hewlett-Packard (HP) PA-8500 .

Описание

Логическая схема процессора POWER3

POWER3 был основан на PowerPC 620 , более ранней 64-битной реализации PowerPC, которая была поздней, недостаточно производительной и коммерчески неудачной. Как и PowerPC 620, POWER3 имеет три блока с фиксированной запятой , но один блок с плавающей запятой (FPU) был заменен двумя блоками умножения и сложения с плавающей запятой , а также был добавлен дополнительный блок загрузки-сохранения (всего из двух) для улучшения производительности операций с плавающей запятой. POWER3 — это суперскалярная конструкция, которая выполняет инструкции вне очереди . Он имеет семиэтапный целочисленный конвейер, минимальный восьмиэтапный конвейер загрузки/сохранения и десятиэтапный конвейер с плавающей запятой.

Интерфейс состоит из двух этапов: выборки и декодирования. На первом этапе восемь инструкций были извлечены из кэша инструкций объемом 32 КБ и помещены в буфер инструкций на 12 записей. На втором этапе четыре инструкции были взяты из буфера инструкций, декодированы и выданы в очереди инструкций. Ограничений на выдачу инструкций немного: из двух очередей целочисленных инструкций только одна может принимать одну инструкцию, другая - до четырех, как и очередь инструкций с плавающей запятой. Если в очередях недостаточно неиспользуемых записей, инструкции не могут быть выданы. Интерфейсная часть имеет короткий конвейер, что приводит к небольшому штрафу за неправильное предсказание ветвления в три такта .

На третьем этапе инструкции в очереди команд, готовые к выполнению, считывают свои операнды из файлов регистров. Файл регистров общего назначения содержит 48 регистров, из которых 32 — регистры общего назначения и 16 — регистры переименования для переименования регистров . Чтобы уменьшить количество портов, необходимых для предоставления данных и получения результатов, файл регистров общего назначения дублируется, так что существует две копии: первая поддерживает три целочисленных исполнительных блока, а вторая поддерживает два блока загрузки/сохранения. Эта схема была похожа на современный микропроцессор DEC Alpha 21264 , но была проще, поскольку не требовала дополнительного тактового цикла для синхронизации двух копий из-за более высокого времени цикла POWER3. Файл регистров с плавающей запятой содержит 56 регистров, из которых 32 являются регистрами с плавающей запятой и 24 регистра переименования. По сравнению с PowerPC 620, здесь было больше регистров переименования, что позволяло выполнять больше инструкций не по порядку, что повышало производительность.

Исполнение начинается на четвертом этапе. Очереди инструкций отправляют до восьми инструкций исполнительным модулям. Целочисленные инструкции выполняются в трех целочисленных исполнительных модулях (называемых IBM «модулями с фиксированной запятой»). Два блока идентичны и выполняют все целочисленные инструкции, кроме умножения и деления. Все выполняемые ими инструкции имеют задержку в один такт. Третий блок выполняет инструкции умножения и деления. Эти инструкции не являются конвейерными и имеют задержки в несколько циклов. 64-битное умножение имеет задержку в девять тактов, а 64-битное деление имеет задержку в 37 тактов.

Инструкции с плавающей запятой выполняются в двух модулях с плавающей запятой (FPU). FPU способны выполнять объединенное умножение-сложение , при котором умножение и сложение выполняются одновременно. Такие инструкции, наряду с отдельными операциями сложения и умножения, имеют задержку в четыре такта. Инструкции деления и извлечения квадратного корня выполняются в одних и тех же FPU, но при помощи специализированного оборудования. Инструкции деления и извлечения квадратного корня с одинарной точностью (32 бита) имеют задержку 14 тактов, тогда как команды деления и извлечения квадратного корня с двойной точностью (64 бита) имеют задержку 18 и 22 такта соответственно.

После завершения выполнения инструкции сохраняются в буферах, прежде чем они будут зафиксированы и станут видимыми для программного обеспечения. Выполнение заканчивается на пятом этапе для целочисленных инструкций и на восьмом этапе для операций с плавающей запятой. Фиксация происходит на шестом этапе для целых чисел и на девятом этапе для чисел с плавающей запятой. Обратная запись происходит на этапе после фиксации. POWER3 может удалять до четырех инструкций за цикл.

Кэш данных PowerPC 620 был оптимизирован для технических и научных приложений. Его емкость была увеличена вдвое до 64 КБ, чтобы улучшить скорость попадания в кеш; кэш был двухпортовым, реализованным путем чередования восьми банков, чтобы в некоторых случаях можно было выполнять две загрузки или два сохранения за один цикл; а размер строки был увеличен до 128 байт. Шина кэша L2 была увеличена вдвое до 256 бит, чтобы компенсировать больший размер строки кэша и сохранить задержку в четыре цикла для пополнения кэша.

POWER3 содержал 15 миллионов транзисторов на 270-мм пластине. ² умереть. Он был изготовлен по технологии IBM CMOS-6S2, дополнительному процессу металл-оксид-полупроводник , который представляет собой гибрид размеров элементов 0,25 мкм и металлических слоев 0,35 мкм. В процессе используется пять слоев алюминия. 1088 столбцов, Он был упакован в ту же керамическую сетку из что и P2SC , но с другим расположением выводов.

POWER3-II

POWER3-II

POWER3-II представлял собой улучшенную версию POWER3, в которой тактовая частота была увеличена до 450 МГц. Он содержит 23 миллиона транзисторов и имеет размер 170 мм. ² . Он был изготовлен по технологии IBM CMOS7S, КМОП-процессу 0,22 мкм с шестью уровнями медных межсоединений . На смену ему пришел POWER4 в 2001 году.

См. также

• Архитектура набора команд IBM POWER
• PowerPC
• Микропроцессоры IBM Power

Ссылки

• Пейпермастер, М.; Динкджян Р.; Мэйфилд, М.; и др. (1998). «POWER3: конструкция 64-битного процессора PowerPC следующего поколения» . Корпорация IBM {{cite journal}}: Для цитирования журнала требуется |journal= ( помощь )
• Андерсон, С.; Белл, Р.; Гаага, Дж.; и др. (1998). «RS/6000 для научных и технических вычислений: Руководство по внедрению и настройке POWER3» (PDF) . IBM Corp. Архивировано из оригинала (PDF) 21 июля 2006 г. {{cite journal}}: Для цитирования журнала требуется |journal= ( помощь ) — дает дополнительную информацию о POWER1, POWER2 и POWER3.
• О'Коннелл, член парламента; Уайт, Юго-Запад (6 ноября 2000 г.). «POWER3: следующее поколение процессоров PowerPC». Журнал исследований и разработок IBM , том 44, номер 6.
• Сонг, Питер (17 ноября 1997 г.). «IBM Power3 заменит P2SC». Отчет микропроцессора .
• Международная корпорация Business Machines (5 октября 1998 г.). Новый чип IBM POWER3 . Пресс-релиз .