МОЩНОСТЬ4
 POWER4 СКМ | |
| Общая информация | |
|---|---|
| Запущен | 2001 |
| Разработано | ИБМ |
| Производительность | |
| Макс. процессора Тактовая частота | от 1,1 ГГц до 1,9 ГГц |
| Кэш | |
| L1 Кэш | 64+32 КБ/ядро |
| Кэш L2 | 1,41 МБ/чип |
| Кэш L3 | 32 МБ вне чипа |
| Архитектура и классификация | |
| Технологический узел | от 180 до 130 нм |
| Набор инструкций | PowerPC (PowerPC v.2.00/01) |
| Физические характеристики | |
| Ядра |
|
| История | |
| Предшественники | СИЛА3 , РС64 |
| Преемник | МОЩНОСТЬ5 |
| POWER , PowerPC и Power ISA. Архитектуры |
|---|
| NXP (ранее Freescale и Motorola) |
| ИБМ |
|
| IBM/Нинтендо |
| Другой |
| Ссылки по теме |
| Отменено выделено серым цветом , историческое — курсивом |
POWER4 разработанный — это микропроцессор, компанией International Business Machines (IBM), в котором реализованы 64-битные PowerPC и PowerPC AS архитектуры набора команд . Выпущенный в 2001 году, POWER4 пришел на смену микропроцессорам POWER3 и RS64 , что позволило RS/6000 и моделям компьютерных серверов AS/400 eServer iSeries работать на одном процессоре, что стало шагом к объединению двух линий. POWER4 представлял собой многоядерный микропроцессор с двумя ядрами на одном кристалле и был первым невстроенным микропроцессором, который делал это. [1] Чип POWER4 был первым коммерчески доступным многопроцессорным чипом. [2] Исходный POWER4 имел тактовую частоту 1,1 и 1,3 ГГц, а улучшенная версия POWER4+ достигла тактовой частоты 1,9 ГГц. PowerPC 970 является производной от POWER4.
Функциональная планировка
[ редактировать ]
POWER4 имеет единый кэш L2, разделенный на три равные части. Каждый из них имеет свой собственный независимый контроллер L2, который может передавать 32 байта данных за цикл. [ нужны разъяснения ] Core Interface Unit (CIU) подключает каждый контроллер L2 либо к кэшу данных, либо к кэшу инструкций в любом из двух процессоров. Некэшируемый (NC) модуль отвечает за обработку функций сериализации инструкций и выполнение любых некэшируемых операций в топологии хранилища. Имеется контроллер кэша L3, но фактическая память находится вне чипа. Контроллер шины GX управляет связью устройств ввода-вывода, и имеется две шины GX шириной 4 байта: одна входящая, а другая исходящая. Контроллер Fabric является главным контроллером сети шин, управляя связью для обоих контроллеров L1/L2, связью между чипами POWER4 {4-, 8-, 16-, 32-канальными} и POWER4 MCM. Предусмотрена функция трассировки и отладки, используемая для сбора данных при первом сбое. Также имеется встроенная функция самотестирования (BIST) и блок мониторинга производительности (PMU). сброс при включении питания Поддерживается (POR).
Исполнительные единицы
[ редактировать ]POWER4 реализует суперскалярную микроархитектуру посредством высокочастотного спекулятивного выполнения вне очереди с использованием восьми независимых исполнительных блоков. Это: два блока с плавающей запятой (FP1-2), два блока с загрузкой-хранилищем (LD1-2), два блока с фиксированной запятой (FX1-2), блок ветвления (BR) и блок условного регистра ( КР). Эти исполнительные блоки могут выполнять до восьми операций за такт (не считая блоков BR и CR):
- каждый блок с плавающей запятой может выполнить одно объединенное умножение-сложение за такт (две операции),
- каждый блок загрузки-хранения может выполнить одну инструкцию за такт,
- каждый блок с фиксированной точкой может выполнить одну инструкцию за такт.
Этапы конвейера:
- Прогнозирование ветвей
- Получение инструкций
- Декодирование, взлом и формирование группы
- Групповая отправка и выпуск инструкций
- Работа блока загрузки-хранения
- Загрузить магазин хитов
- Хит-загрузка магазина
- Нагрузить ударную нагрузку
- Конвейер выполнения инструкций
Многочиповая конфигурация
[ редактировать ]POWER4 также поставлялся в конфигурации с использованием многочипового модуля (MCM), содержащего четыре кристалла POWER4 в одном корпусе, с общим кэшем L3 ECC объемом до 128 МБ на каждый MCM.
Параметрика
[ редактировать ]| Часы ГГц | 1,3 ГГц | |
|---|---|---|
| Власть | 115 Вт | 1,5 В @ 1,1 ГГц |
| Транзисторы | 174 миллиона | |
| Ворота Л | 90 нм | |
| Оксид ворот | 2,3 нм | |
| Металлослой | подача | толщина |
| М1 | 500 нм | 310 нм |
| М2 | 630 нм | 310 нм |
| М3-М5 | 630 нм | 20 нм |
| М6(МК) | 1260 нм | 920 нм |
| М7(ЛМ) | 1260 нм | 920 нм |
| Диэлектрик | ~4.2 | |
| Вдд | 1.6 V |
МОЩНОСТЬ4+
[ редактировать ]
POWER4+, выпущенный в 2003 году, представлял собой улучшенную версию POWER4, работавшую на частоте до 1,9 ГГц. [3] Он содержал 184 миллиона транзисторов диаметром 267 мм. 2 и был изготовлен по технологии SOI CMOS 0,13 мкм с восемью слоями медных межсоединений.
См. также
[ редактировать ]Примечания
[ редактировать ]- ^ «Серверные процессоры IBM: RS64 и МОЩНОСТЬ» . Музей «Хажина процессора» . 24 января 2011 г. Проверено 17 апреля 2015 г.
- ^ Уильям Столлингс, Компьютерная организация и архитектура , седьмое издание, -стр. 44
- ^ «Дорожная карта IBM POWER» (PDF) . Спелеотров . ИБМ. 2006. с. 2 . Проверено 6 марта 2018 г.
Ссылки
[ редактировать ]- «Power4 фокусируется на пропускной способности памяти». (6 октября 1999 г.). Отчет микропроцессора .
- «Представление IBM Power4 продолжается» . (20 ноября 2000 г.). Отчет микропроцессора .
- «Микроархитектура системы POWER4» (PDF) . ИБМ. Архивировано из оригинала (PDF) 7 ноября 2013 г. Проверено 7 июня 2012 г.
- Дж. М. Тендлер; Дж. С. Додсон; Дж. С. Филдс-младший; Х. Ле и Б. Синхарой (2002). «Микроархитектура системы POWER4» . Журнал исследований и разработок IBM . 46 (1): 5–26. дои : 10.1147/rd.461.0005 . ISSN 0018-8646 . Проверено 21 июля 2006 г.
- Дж. Д. Уорнок; Дж. М. Кити; Дж. Петровик; Дж. Г. Клабес; Си Джей Кирхер; Б.Л. Краутер; Пи Джей Рестл; Б. А. Зорич и Си Джей Андерсон (2002). «Схема и физическое устройство микропроцессора POWER4» . Журнал исследований и разработок IBM . 46 (1): 27–52. дои : 10.1147/rd.461.0027 . ISSN 0018-8646 . Проверено 21 июля 2006 г.