PowerPC e200
 | Эта статья включает список общих ссылок , но в ней отсутствуют достаточные соответствующие встроенные цитаты . ( Март 2019 г. ) |
| POWER , PowerPC и Power ISA. Архитектуры |
|---|
| NXP (ранее Freescale и Motorola) |
| ИБМ |
|
| IBM/Нинтендо |
| Другой |
| Ссылки по теме |
| Отменено выделено серым цветом , историческое — курсивом |
PowerPC e200 — это семейство 32-битных ядер Power ISA, микропроцессорных разработанных Freescale для основного использования в автомобильных и промышленных системах управления. Ядра предназначены для формирования ЦП части в конструкциях «система-на-кристалле» (SoC) с частотой до 600 МГц, что делает их идеальными для встраиваемых приложений .
Ядро e200 разработано на основе процессоров семейства MPC5xx , которое, в свою очередь, является производным от ядра MPC8xx в процессорах PowerQUICC SoC. e200 соответствует Power ISA v.2.03 , а также предыдущей Book E. спецификации Все микропроцессоры на базе ядра e200 имеют названия по схеме MPC55xx и MPC56xx/JPC56x, не путать с процессорами MPC52xx , основанными на ядре PowerPC e300 .
В апреле 2007 года Freescale и IPextreme предоставили ядра e200 для лицензирования другим производителям. [1]
Continental AG и Freescale разрабатывают SPACE, трехъядерный процессор на базе e200, предназначенный для электронных тормозных систем автомобилей. [2]
Компании STMicroelectronics и Freescale совместно разработали микроконтроллеры для автомобильной промышленности на базе e200 семейства MPC56xx/SPC56x .
Ядра
[ редактировать ]Семейство e200 состоит из шести ядер, от простых младших до сложных по своей природе.
e200z0
[ редактировать ]Простейшее ядро e200z0 четырехступенчатый конвейер имеет . У него нет MMU , кэша и FPU . Он использует часть Power ISA с переменной длиной разряда (VLE), которая использует 16-битные версии стандартной 32-битной PowerPC Book E ISA, что позволяет сократить объем кода до 30%. Он имеет один 32-битный интерфейс шины AMBA 2.0v6. Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z0 используется в MPC5510 в качестве дополнительного сопроцессора вместе с ядром e200z1, что делает этот чип многоядерным процессором. e200z0 доступен в качестве сопроцессора для других процессоров на базе e200, а также в качестве автономных процессоров очень низкого уровня.
e200z1
[ редактировать ]e200z1 имеет четырехэтапный конвейер с одной задачей, блоком прогнозирования ветвей и MMU с 8 входами, без кэша и без FPU. Он может использовать полную 32-разрядную версию PowerPC ISA, а также инструкции VLE. Он использует двойной 32-битный интерфейс шины AMBA 2.0v6. Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z3
[ редактировать ]e200z3 имеет четырехэтапный конвейер для одной задачи с блоком прогнозирования ветвей, MMU на 16 записей и FPU с поддержкой SIMD . У него нет кэша. Он может использовать полную 32-разрядную версию PowerPC ISA, а также инструкции VLE. Он использует двойной 64-битный интерфейс шины AMBA 2.0v6. Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в 1 цикл и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z4
[ редактировать ]e200z4 имеет пятиступенчатый конвейер с двумя задачами с блоком прогнозирования ветвей, MMU с 16 входами, расширением обработки сигналов (SPE), FPU одинарной точности с поддержкой SIMD и 4-килобайтным 2/4-канальным набором ассоциативных инструкций L1. (Алгоритм псевдоциклической замены). У него нет кэша данных. Он может использовать полную 32-разрядную версию PowerPC ISA, а также инструкции VLE. Он использует интерфейс двойной 64-битной шины AMBA 2.0v6. Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в два цикла и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
В зависимости от производной может поддерживаться SPE или LSP.
e200z6
[ редактировать ]e200z6 имеет семиэтапный конвейер с одной задачей с блоком прогнозирования ветвей, MMU на 32 записи, расширения обработки сигналов (SPE), FPU одинарной точности с поддержкой SIMD и 8-канальный набор ассоциативных унифицированных данных/инструкций емкостью 32 КиБ. Кэш L1. Он может использовать полную 32-разрядную версию PowerPC ISA, а также инструкции VLE. Он использует одиночный 64-битный интерфейс шины AMBA 2.0v6. Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в 3 цикла и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
e200z7
[ редактировать ]e200z7 имеет десятиступенчатый конвейер с двумя задачами с блоком прогнозирования ветвей, MMU с 32 входами, FPU одинарной точности с поддержкой SIMD и 16-килобайтным 4-сторонним наборно-ассоциативным гарвардским кэшем инструкций и данных L1. Он может использовать полную 32-разрядную версию PowerPC ISA, а также инструкции VLE. Он использует 32-битный интерфейс AMBA 2.0v6 для адресной шины и 64-битную шину данных (плюс атрибуты и управление на каждой шине). Модуль загрузки/сохранения является конвейерным, имеет задержку загрузки в 3 цикла и поддерживает пропускную способность одной операции загрузки или сохранения за цикл.
В зависимости от производной версии может поддерживаться SPE, SPE v1.1 или SPE v2.
См. также
[ редактировать ]Ссылки
[ редактировать ]- ^ «Freescale открывает лицензирование основного семейства Power Architecture e200 через IPextreme» (пресс-релиз). 2 апреля 2007 г. Архивировано из оригинала 24 октября 2007 г.
- ^ «Freescale и Continental сотрудничают в разработке многоядерного 32-битного микроконтроллера для электронных тормозных систем» (пресс-релиз). 16 октября 2007 г. Архивировано из оригинала 12 июля 2012 г.
- Страница MPC55xx Freescale
- Страница SPC5 ST
- Страница лицензирования IPextremes e200
- Базовое семейство Freescale e200, обзор и модель лицензирования, технический документ
- Многоядерный дизайн: основные проблемы и возможности – Power.org
- Хафхилл, Том Р. (2 апреля 2007 г.). «Лицензии Freescale на силовые ядра». Отчет микропроцессора .