Массивно-параллельный процессорный массив

Массив процессоров с массовым параллелизмом , также известный как массив многоцелевых процессоров ( MPPA ), представляет собой тип интегральной схемы , которая имеет массив с массовым параллелизмом , состоящий из сотен или тысяч процессоров и оперативной памяти. Эти процессоры передают работу друг другу через реконфигурируемое соединение каналов . Используя большое количество процессоров, работающих параллельно, чип MPPA может выполнять более сложные задачи, чем обычные чипы. MPPA основаны на модели параллельного программирования программного обеспечения для разработки высокопроизводительных встраиваемых системных приложений.

Архитектура

MPPA — это архитектура MIMD (множественные потоки инструкций, несколько данных), в которой распределенная память доступна локально, а не используется глобально. Каждый процессор строго инкапсулирован и имеет доступ только к своему коду и памяти. Двухточечная связь между процессорами реализуется непосредственно в настраиваемом межсоединении. ^[1]

Массивный параллелизм MPPA и архитектура MIMD с распределенной памятью отличают его от многоядерных и многоядерных архитектур, которые имеют меньше процессоров и SMP или другую архитектуру с общей памятью , в основном предназначенную для вычислений общего назначения. Он также отличается от GPGPU с архитектурой SIMD , используемых в приложениях HPC . ^[2]

Программирование

Приложение MPPA разрабатывается путем его выражения в виде иерархической блок-схемы или рабочего процесса , основные объекты которого выполняются параллельно, каждый на своем собственном процессоре. Аналогично, большие объекты данных могут быть разбиты на части и распределены в локальной памяти с параллельным доступом. Объекты взаимодействуют через параллельную структуру выделенных каналов. Цель состоит в том, чтобы максимизировать совокупную пропускную способность при минимизации локальной задержки, оптимизации производительности и эффективности. MPPA Модель вычислений аналогична сети процессов Кана или взаимодействующим последовательным процессам (CSP). ^[3]

Приложения

MPPA используются в высокопроизводительных встроенных системах и аппаратном ускорении настольных компьютеров и серверных приложений, таких как сжатие видео , ^[4]^[5] обработка изображений , ^[6] медицинская визуализация , сетевая обработка , программно-определяемая радиосвязь и другие ресурсоемкие приложения потокового мультимедиа, которые в противном случае использовали бы FPGA , DSP и/или ASIC чипы .

Примеры

В число MPPA, разработанных в компаниях, входят: Ambric , PicoChip , Intel , ^[7] IntellaSys , GreenArrays , ASOCS , Tilera , Kalray , Coherent Logix , Tabula и Adapteva . Aspex (Ericsson) Linedancer отличается тем, что это был массивный широкий SIMD- массив, а не MPPA. Строго говоря, его можно квалифицировать как SIMT, поскольку все 4096 из 3000 вентильных ядер имеют собственную адресуемую по содержимому память. ^[8]^[9]

Изготовленные MPPA, разработанные в университетах, включают: 36-ядерные ^[10] и 167-ядерный ^[11] Массивы асинхронных массивов простых процессоров (AsAP) от Калифорнийского университета в Дэвисе , 16-ядерный RAW ^[12] от MIT и 16-ядерный ^[13] и 24-ядерный ^[14] массивы из Фуданьского университета .

Китайский проект Sunway разработал собственный 260-ядерный многоядерный чип SW26010 для суперкомпьютера TaihuLight , который по состоянию на 2016 год является самым быстрым суперкомпьютером в мире. ^[15]^[16]

Процессоры Anton 3, разработанные DE Shaw Research для моделирования молекулярной динамики , содержат массивы из 576 процессоров, расположенных в мозаичной сетке пар ядер 12 × 24; маршрутизируемая сеть связывает эти плитки вместе и распространяется за пределы кристалла на другие узлы в полной системе. ^[17]^[18]

См. также

Ссылки

^ Майк Баттс, «Синхронизация посредством связи в массиве массово параллельных процессоров», IEEE Micro, vol. 27, нет. 5 сентября/октября 2007 г., Компьютерное общество IEEE.
^ Майк Баттс, «Многоядерные и массово-параллельные платформы и масштабируемость по закону Мура», Материалы конференции по встраиваемым системам - Силиконовая долина, апрель 2008 г.
^ Майк Баттс, Брэд Бадлонг, Пол Уоссон, Эд Уайт, «Реконфигурируемые рабочие фермы на массиве массово параллельных процессоров», Труды FCCM , апрель 2008 г., Компьютерное общество IEEE
^ Лоран Бонетто, «Массивы массовой параллельной обработки (MPPA) для встроенного HD-видео и изображений (Часть 1)», Video/Imaging DesignLine, 16 мая 2008 г. http://www.eetimes.com/document.asp?doc_id=1273823
^ Лоран Бонетто, «Массивы массовой параллельной обработки (MPPA) для встроенного HD-видео и изображений (Часть 2)», Video/Imaging DesignLine, 18 июля 2008 г. http://www.eetimes.com/document.asp?doc_id=1273830
^ Пол Чен, «Многомодовая обработка датчиков с использованием массивов параллельных процессоров (MPPA)», Programmable Logic DesignLine, 18 марта 2008 г. http://www.pldesignline.com/howto/206904379
^ Вангал, Шрирам Р., Джейсон Ховард, Грегори Рул, Саураб Диге, Ховард Уилсон, Джеймс Чанц, Дэвид Финан и др. «80-ячеечный процессор мощностью менее 100 Вт и 65-нм CMOS». Твердотельные схемы, Журнал IEEE 43, вып. 1 (2008): 29–41.
^ Крикелис, А. (1990). «Искусственная нейронная сеть на основе массово параллельной ассоциативной архитектуры» . Международная конференция по нейронным сетям . п. 673. дои : 10.1007/978-94-009-0643-3_39 . ISBN 978-0-7923-0831-7 .
^ https://core.ac.uk/download/pdf/25268094.pdf. ^{[ пустой URL PDF ]}
^ Ю, Чжии, Майкл Миусен, Райан Апперсон, Омар Саттари, Майкл Лай, Джереми Уэбб, Эрик Уорк, Тинуш Мохсенин, Мандип Сингх и Беван Баас. «Асинхронный массив простых процессоров для приложений DSP». На Международной конференции по твердотельным схемам IEEE (ISSCC'06), вып. 49, стр. 428-429. 2006 г.
^ Труонг, Дин, Уэйн Ченг, Тинуш Мохсенин, Чжи Ю, Тони Джейкобсон, Гури Ландж, Майкл Меувсен и др. «167-процессорная вычислительная платформа с техпроцессом 65 нм с динамическим напряжением питания для каждого процессора и динамическим масштабированием тактовой частоты». На симпозиуме по схемам СБИС, стр. 22-23. 2008 год
↑ Майкл Бедфорд Тейлор, Джейсон Ким, Джейсон Миллер, Дэвид Венцлафф, Фэй Годрат, Бен Гринвальд, Генри Хоффманн, Пол Джонсон, Уолтер Ли, Арвинд Сараф, Натан Шнидман, Волкер Стрампен, Саман Амарасингхе и Анант Агарвал, «16 выпусков» Микропроцессор с несколькими программными счетчиками и двухточечной скалярной сетью операндов», Труды Международной конференции по твердотельным схемам IEEE, февраль 2003 г.
^ Ю, Чжии, Кайди Ю, Жуйцзинь Сяо, Хэн Цюань, Пэн Оу, Ян Ин, Хаофань Ян и Сяоян Цзэн. «16-ядерный процессор с частотой 800 МГц и мощностью 320 мВт с механизмами межъядерной связи с передачей сообщений и общей памятью». В сборнике технических статей конференции по твердотельным схемам (ISSCC), IEEE International, 2012 г., стр. 64–66. ИИЭР, 2012.
^ Оу, Пэн, Цзяцзе Чжан, Хэн Цюань, И Ли, Маофэй Хэ, Чжэн Юй, Сюэцю Юй и др. «24-ядерный процессор 65 нм с производительностью 39 GOPS/Вт, двухуровневой сетью на кристалле с пакетным управлением и коммутацией каналов 11 Тбит/с/Вт и гетерогенной исполнительной матрицей». В сборнике технических статей конференции по твердотельным схемам (ISSCC), IEEE International, 2013 г., стр. 56–57. ИИЭР, 2013.
^ Донгарра, Джек (20 июня 2016 г.). «Отчет о системе Sunway TaihuLight» (PDF) . www.netlib.org . Проверено 20 июня 2016 г.
^ Цзюньфэн и др. (2016). : система и приложения» . Sunway TaihuLight Хаохуань Фу , , « Суперкомпьютер 5588-7 .
^ Шоу, Дэвид Э.; Адамс, Питер Дж.; Азария, Асаф; Банк, Джозеф А.; Бэтсон, Брэннон; Белл, Алистер; Бергдорф, Майкл; Бхатт, Джанви; Баттс, Дж. Адам; Коррейя, Тимоти; Диркс, Роберт М.; Дрор, Рон О.; Иствуд, Майкл П.; Эдвардс, Брюс; Эвен, Амос (14 ноября 2021 г.). «Антон 3». Материалы Международной конференции по высокопроизводительным вычислениям, сетям, хранению и анализу . Сент-Луис, штат Миссури: ACM. стр. 1–11. дои : 10.1145/3458817.3487397 . ISBN 978-1-4503-8442-1 . S2CID 239036976 .
^ Адамс, Питер Дж.; Бэтсон, Брэннон; Белл, Алистер; Бхатт, Джанви; Баттс, Дж. Адам; Коррейя, Тимоти; Эдвардс, Брюс; Фельдманн, Питер; Фентон, Кристофер Х.; Форте, Энтони; Гальярдо, Джозеф; Джилл, Дженнетт; Горлатова, Мария; Грескамп, Брайан; Гроссман, JP (22 августа 2021 г.). «ASIC ΛNTON 3: огнедышащий монстр для моделирования молекулярной динамики» . 33-й симпозиум IEEE Hot Chips 2021 (HCS) . Пало-Альто, Калифорния, США: IEEE. стр. 1–22. дои : 10.1109/HCS52781.2021.9567084 . ISBN 978-1-6654-1397-8 . S2CID 239039245 .

[1] Майк Баттс, «Синхронизация посредством связи в массиве массово параллельных процессоров», IEEE Micro, vol. 27, нет. 5 сентября/октября 2007 г., Компьютерное общество IEEE.

[2] Майк Баттс, «Многоядерные и массово-параллельные платформы и масштабируемость по закону Мура», Материалы конференции по встраиваемым системам - Силиконовая долина, апрель 2008 г.

[3] Майк Баттс, Брэд Бадлонг, Пол Уоссон, Эд Уайт, «Реконфигурируемые рабочие фермы на массиве массово параллельных процессоров», Труды FCCM , апрель 2008 г., Компьютерное общество IEEE

[4] Лоран Бонетто, «Массивы массовой параллельной обработки (MPPA) для встроенного HD-видео и изображений (Часть 1)», Video/Imaging DesignLine, 16 мая 2008 г. http://www.eetimes.com/document.asp?doc_id=1273823

[5] Лоран Бонетто, «Массивы массовой параллельной обработки (MPPA) для встроенного HD-видео и изображений (Часть 2)», Video/Imaging DesignLine, 18 июля 2008 г. http://www.eetimes.com/document.asp?doc_id=1273830

[6] Пол Чен, «Многомодовая обработка датчиков с использованием массивов параллельных процессоров (MPPA)», Programmable Logic DesignLine, 18 марта 2008 г. http://www.pldesignline.com/howto/206904379

[7] Вангал, Шрирам Р., Джейсон Ховард, Грегори Рул, Саураб Диге, Ховард Уилсон, Джеймс Чанц, Дэвид Финан и др. «80-ячеечный процессор мощностью менее 100 Вт и 65-нм CMOS». Твердотельные схемы, Журнал IEEE 43, вып. 1 (2008): 29–41.

[8] Крикелис, А. (1990). «Искусственная нейронная сеть на основе массово параллельной ассоциативной архитектуры» . Международная конференция по нейронным сетям . п. 673. дои : 10.1007/978-94-009-0643-3_39 . ISBN 978-0-7923-0831-7 .

[9] ttps://core.ac.uk/download/pdf/25268094.pdf. ^{[ пустой URL PDF ]}

[10] Ю, Чжии, Майкл Миусен, Райан Апперсон, Омар Саттари, Майкл Лай, Джереми Уэбб, Эрик Уорк, Тинуш Мохсенин, Мандип Сингх и Беван Баас. «Асинхронный массив простых процессоров для приложений DSP». На Международной конференции по твердотельным схемам IEEE (ISSCC'06), вып. 49, стр. 428-429. 2006 г.

[11] Труонг, Дин, Уэйн Ченг, Тинуш Мохсенин, Чжи Ю, Тони Джейкобсон, Гури Ландж, Майкл Меувсен и др. «167-процессорная вычислительная платформа с техпроцессом 65 нм с динамическим напряжением питания для каждого процессора и динамическим масштабированием тактовой частоты». На симпозиуме по схемам СБИС, стр. 22-23. 2008 год

[12] Майкл Бедфорд Тейлор, Джейсон Ким, Джейсон Миллер, Дэвид Венцлафф, Фэй Годрат, Бен Гринвальд, Генри Хоффманн, Пол Джонсон, Уолтер Ли, Арвинд Сараф, Натан Шнидман, Волкер Стрампен, Саман Амарасингхе и Анант Агарвал, «16 выпусков» Микропроцессор с несколькими программными счетчиками и двухточечной скалярной сетью операндов», Труды Международной конференции по твердотельным схемам IEEE, февраль 2003 г.

[13] Ю, Чжии, Кайди Ю, Жуйцзинь Сяо, Хэн Цюань, Пэн Оу, Ян Ин, Хаофань Ян и Сяоян Цзэн. «16-ядерный процессор с частотой 800 МГц и мощностью 320 мВт с механизмами межъядерной связи с передачей сообщений и общей памятью». В сборнике технических статей конференции по твердотельным схемам (ISSCC), IEEE International, 2012 г., стр. 64–66. ИИЭР, 2012.

[14] Оу, Пэн, Цзяцзе Чжан, Хэн Цюань, И Ли, Маофэй Хэ, Чжэн Юй, Сюэцю Юй и др. «24-ядерный процессор 65 нм с производительностью 39 GOPS/Вт, двухуровневой сетью на кристалле с пакетным управлением и коммутацией каналов 11 Тбит/с/Вт и гетерогенной исполнительной матрицей». В сборнике технических статей конференции по твердотельным схемам (ISSCC), IEEE International, 2013 г., стр. 56–57. ИИЭР, 2013.

[dongarra2016-15] Донгарра, Джек (20 июня 2016 г.). «Отчет о системе Sunway TaihuLight» (PDF) . www.netlib.org . Проверено 20 июня 2016 г.

[16] Цзюньфэн и др. (2016). : система и приложения» . Sunway TaihuLight Хаохуань Фу , , « Суперкомпьютер 5588-7 .

[17] Шоу, Дэвид Э.; Адамс, Питер Дж.; Азария, Асаф; Банк, Джозеф А.; Бэтсон, Брэннон; Белл, Алистер; Бергдорф, Майкл; Бхатт, Джанви; Баттс, Дж. Адам; Коррейя, Тимоти; Диркс, Роберт М.; Дрор, Рон О.; Иствуд, Майкл П.; Эдвардс, Брюс; Эвен, Амос (14 ноября 2021 г.). «Антон 3». Материалы Международной конференции по высокопроизводительным вычислениям, сетям, хранению и анализу . Сент-Луис, штат Миссури: ACM. стр. 1–11. дои : 10.1145/3458817.3487397 . ISBN 978-1-4503-8442-1 . S2CID 239036976 .

[18] Адамс, Питер Дж.; Бэтсон, Брэннон; Белл, Алистер; Бхатт, Джанви; Баттс, Дж. Адам; Коррейя, Тимоти; Эдвардс, Брюс; Фельдманн, Питер; Фентон, Кристофер Х.; Форте, Энтони; Гальярдо, Джозеф; Джилл, Дженнетт; Горлатова, Мария; Грескамп, Брайан; Гроссман, JP (22 августа 2021 г.). «ASIC ΛNTON 3: огнедышащий монстр для моделирования молекулярной динамики» . 33-й симпозиум IEEE Hot Chips 2021 (HCS) . Пало-Альто, Калифорния, США: IEEE. стр. 1–22. дои : 10.1109/HCS52781.2021.9567084 . ISBN 978-1-6654-1397-8 . S2CID 239039245 .

[1]

[2]

[3]

[4]

[5]

[6]

[7]

[8]

[9]

[10]

[11]

[12]

[13]

[14]

[15]

[16]

[17]

[18]