DDR5 SDRAM
| Тип оперативной памяти | |
 | |
| Разработчик | ДЖЕДЕК |
|---|---|
| Тип | Синхронная динамическая оперативная память |
| Поколение | 5-е поколение |
| Дата выпуска | 14 июля 2020 г [2] |
| Стандарты |
|
| Тактовая частота | 2000–4400 МГц |
| Время цикла | 16н банковская структура |
| Буфер предварительной выборки | 4n |
| Скорость перевода | 4–8,8 ГТ/с |
| Пропускная способность | 32–64 ГБ/с [а] |
| Напряжение | Номинальное 1,1 В (фактические уровни регулируются встроенными регуляторами) |
| Предшественник | DDR4 SDRAM (2014 г.) |
| Преемник | DDR6 SDRAM |
Синхронная динамическая память с произвольным доступом и двойной скоростью передачи данных 5 ( DDR5 SDRAM ) — это тип синхронной динамической памяти с произвольным доступом . По сравнению со своей предшественницей DDR4 SDRAM , в DDR5 планировалось снизить энергопотребление при удвоении пропускной способности . [5] Стандарт, первоначально запланированный на 2018 год, [6] вышел 14 июля 2020 года. [2]
Новая функция под названием Decision Feedback Equalization (DFE) обеспечивает масштабируемость скорости ввода-вывода (I/O) для увеличения пропускной способности и повышения производительности. DDR5 имеет примерно такую же задержку (около 14 нс ), что и DDR4 и DDR3. [7] DDR5 увеличивает максимальную емкость DIMM в восемь раз с 64 ГБ до 512 ГБ. [8] [3] DDR5 также имеет более высокие частоты, чем DDR4, до 8 ГТ/с, что соответствует пропускной способности 64 ГБ/с (8 гигапередач в секунду * 64-битная ширина / 8 бит/байт = 64 ГБ/с) на каждый модуль DIMM.
Rambus анонсировала работающий двухрядный модуль памяти DDR5 (DIMM) в сентябре 2017 года. [9] [10] 15 ноября 2018 г. SK Hynix объявила о завершении разработки своего первого чипа оперативной памяти DDR5; работает со скоростью 5,2 ГТ/с при напряжении 1,1 В. [11] В феврале 2019 года SK Hynix анонсировала чип 6,4 ГТ/с — максимальную скорость, указанную в предварительном стандарте DDR5. [12] Первый серийный чип DRAM DDR5 был официально представлен компанией SK Hynix 6 октября 2020 года. [13] [14]
Отдельный JEDEC стандарт Low Power Double Data Rate 5 (LPDDR5), предназначенный для ноутбуков и смартфонов, был выпущен в феврале 2019 года. [15]
По сравнению с DDR4, DDR5 дополнительно снижает напряжение памяти до 1,1 В , тем самым снижая энергопотребление. Модули DDR5 имеют встроенные регуляторы напряжения для достижения более высоких скоростей. [10]
Функции
[ редактировать ]В отличие от DDR4, все чипы DDR5 имеют встроенный код исправления ошибок , который обнаруживает и исправляет ошибки перед отправкой данных в ЦП, чтобы повысить надежность и обеспечить более плотную работу чипов ОЗУ, что снижает уровень дефектов на чип. Однако встроенный код исправления ошибок — это не то же самое, что настоящая память ECC с дополнительными микросхемами коррекции данных в модуле памяти. Все еще существуют варианты DIMM DDR5 без ECC и ECC; Варианты ECC имеют дополнительные линии передачи данных к ЦП для отправки данных обнаружения ошибок, что позволяет ЦП обнаруживать и исправлять ошибки, возникающие при передаче. [16]
DDR5 Каждый модуль DIMM имеет два независимых канала. Более ранние поколения DIMM имели только один канал и одну шину CA (команда/адрес), управляющую всем модулем памяти с помощью 64 (для не-ECC) или 72 (для ECC) линий данных. Оба подканала модуля DDR5 DIMM имеют собственную шину CA, управляющую 32 битами для памяти без ECC и 36 или 40 строками данных для памяти ECC, в результате чего общее количество линий данных составляет 64, 72 или 80. Уменьшенная ширина шины компенсируется удвоенной минимальной длиной пакета, равной 16, что сохраняет минимальный размер доступа 64 байта, что соответствует размеру строки кэша , используемому современными микропроцессорами x86 . [17]
Модули памяти
[ редактировать ]На печатной плате можно установить несколько микросхем памяти DDR5 для формирования модулей памяти. Для использования в персональных компьютерах и серверах память DDR5 обычно поставляется в виде 288-контактных модулей памяти с двойным расположением выводов, более известных как DIMM . Как и в случае с предыдущими поколениями памяти, для DDR5 доступно несколько вариантов DIMM.
Модули небуферизованной памяти (UDIMM) напрямую предоставляют доступ к интерфейсу микросхемы памяти.к разъему модуля. Зарегистрированные варианты или варианты с уменьшенной нагрузкой (RDIMM/LRDIMM) используют дополнительная активная схема на модуле памяти для буферизации сигналы между контроллером памяти и микросхемами DRAM.Это снижает емкостную нагрузку на шину DDR5.
Модули DDR5 RDIMM/LRDIMM используют входное напряжение 12 В , а модули UDIMM — 5 В. [18] Во избежание повреждения в результате случайной установки памяти неправильного типа модули DDR5 UDIMM и (L)RDIMM не являются механически совместимыми. Кроме того, модули DIMM DDR5 поставляются с питанием интерфейса управления 3,3 В. [19] [20] и использовать встроенную схему ( интегральную схему управления питанием [21] и связанные с ними пассивные компоненты ) для преобразования в более низкое напряжение, необходимое для микросхем памяти. Окончательное регулирование напряжения вблизи точки использования обеспечивает более стабильное питание и отражает разработку модулей стабилизатора напряжения для источников питания процессора.
Операция
[ редактировать ]Стандартная скорость памяти DDR5 варьируется от 4000 до 6400 миллионов передач в секунду (от PC5-32000 до PC5-51200). [3] Более высокие скорости могут быть добавлены позже, как это произошло с предыдущими поколениями.
По сравнению с DDR4 SDRAM минимальная длина пакета была увеличена вдвое до 16 с возможностью «прерывания пакета» после восьми передач. Диапазон адресации также немного расширен следующим образом:
- Число битов идентификатора чипа остается равным трем битам, что позволяет использовать до восьми чипов в стопке (3 → 3).
- Был добавлен бит третьей группы банков (BG2), позволяющий использовать до восьми групп банков (2 → 3).
- Максимальное количество банков в группе банков остается на уровне четырех (2 → 2),
- Число бит адреса строки остается равным 17, максимум для 128 тыс. строк (17 → 17).
- Добавляется еще один бит адреса столбца (C10), что позволяет разместить до 8192 столбцов (страницы по 1 КБ) в ×4 чипах (11 → 12).
- Три младших бита адреса столбца (C0, C1, C2) удаляются . Все операции чтения и записи должны начинаться с адреса столбца, кратного 8 (3 → 0). Это необходимо из-за внутреннего ECC.
- Один бит зарезервирован для расширения адресации в виде четвертого бита идентификатора чипа (CID3) или дополнительного бита адреса строки (R17) (0 → 1).
Кодировка команд
[ редактировать ]| Команда | CS | Биты команды/адреса (CA) | |||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8 | 9 | 10 | 11 | 12 | 13 | ||
| Активировать (Открыть ряд) | л | л | л | Ряд R0–3 | Банк | Банковская группа | Чип CID0–2 | ||||||||
| ЧАС | Ряд Р4–16 | Р17/ CID3 | |||||||||||||
| Сдержанный | л | л | ЧАС | Сдержанный | |||||||||||
| ЧАС | Сдержанный | ||||||||||||||
| Зарезервировано для будущего использования | л | ЧАС | л | л | л | V | |||||||||
| ЧАС | V | ||||||||||||||
| Написать шаблон | л | ЧАС | л | л | ЧАС | л | ЧАС | Банк | Банковская группа | Чип CID0–2 | |||||
| ЧАС | V | Столбец C3–10 | V | АП | ЧАС | V | CID3 | ||||||||
| Зарезервировано для будущего использования | л | ЧАС | л | л | ЧАС | ЧАС | V | ||||||||
| ЧАС | V | ||||||||||||||
| Режим записи в регистр | л | ЧАС | л | ЧАС | л | л | Адрес MRA0–7 | V | |||||||
| ЧАС | Код операции OP0-7 | V | CW | V | |||||||||||
| Режим чтения регистра | л | ЧАС | л | ЧАС | л | ЧАС | Адрес MRA0–7 | V | |||||||
| ЧАС | V | CW | V | ||||||||||||
| Писать | л | ЧАС | л | ЧАС | ЧАС | л | БЛ | Банк | Банковская группа | Чип CID0–2 | |||||
| ЧАС | V | Столбец C3–10 | V | АП | РРП | V | CID3 | ||||||||
| Читать | л | ЧАС | л | ЧАС | ЧАС | ЧАС | БЛ | Банк | Банковская группа | Чип CID0–2 | |||||
| ЧАС | V | Столбец C3–10 | V | АП | V | CID3 | |||||||||
| Вреф Калифорния | л | ЧАС | ЧАС | л | л | л | Код операции OP0-6 | л | V | ||||||
| Врэф КС | л | ЧАС | ЧАС | л | л | л | Код операции OP0-6 | ЧАС | V | ||||||
| Обновить все | л | ЧАС | ЧАС | л | л | ЧАС | CID3 | V | ЧАС | л | Чип CID0–2 | ||||
| Обновить управление всем | л | ЧАС | ЧАС | л | л | ЧАС | CID3 | V | л | Чип CID0–2 | |||||
| Обновить тот же банк | л | ЧАС | ЧАС | л | л | ЧАС | CID3 | Банк | V | ЧАС | Чип CID0–2 | ||||
| Обновить управление тем же банком | л | ЧАС | ЧАС | л | л | ЧАС | CID3 | Банк | V | л | ЧАС | Чип CID0–2 | |||
| Предварительная зарядка всех | л | ЧАС | ЧАС | л | ЧАС | л | CID3 | V | л | Чип CID0–2 | |||||
| Предоплата того же банка | л | ЧАС | ЧАС | л | ЧАС | л | CID3 | Банк | V | ЧАС | Чип CID0–2 | ||||
| Предварительная зарядка | л | ЧАС | ЧАС | л | ЧАС | ЧАС | CID3 | Банк | Банковская группа | Чип CID0–2 | |||||
| Зарезервировано для будущего использования | л | ЧАС | ЧАС | ЧАС | л | л | V | ||||||||
| Самообновляемая запись | л | ЧАС | ЧАС | ЧАС | л | ЧАС | V | л | V | ||||||
| Вход при отключении питания | л | ЧАС | ЧАС | ЧАС | л | ЧАС | V | ЧАС | ОДТ | V | |||||
| Многоцелевая команда | л | ЧАС | ЧАС | ЧАС | ЧАС | л | Код операции OP0–7 | V | |||||||
| Выход из режима отключения питания, Нет операции | л | ЧАС | ЧАС | ЧАС | ЧАС | ЧАС | V | ||||||||
| Отменить выбор (нет операции) | ЧАС | Х | |||||||||||||
| |||||||||||||||
Кодировка команд была значительно переработана и основана на кодировке LPDDR4 ; команды отправляются с использованием одного или двух циклов с 14-битной шиной. Некоторые простые команды (например, предварительная зарядка) занимают один цикл, тогда как любые команды, включающие адрес (активация, чтение, запись), используют два цикла для включения 28 бит информации.
Также, как и в LPDDR, теперь имеется 256 регистров 8-битного режима вместо восьми регистров 13-битного режима. Кроме того, вместо одного регистра (MR7), зарезервированного для использования зарегистрированной микросхемой драйвера тактового генератора, определяется полный второй банк регистров режима (выбирается с помощью бита CW).
Команда «Записать шаблон» является новой для DDR5; это идентично команде записи, но диапазон заполняется копиями однобайтового регистра режима (который по умолчанию равен нулю) вместо отдельных данных. Хотя обычно это занимает то же время, что и обычная запись, отсутствие управления линиями данных экономит энергию. Кроме того, записи в несколько банков могут чередоваться более тесно, поскольку командная шина освобождается раньше.
Многоцелевая команда включает в себя различные подкоманды для обучения и калибровки шины данных.
Поддерживать
[ редактировать ]Интел
[ редактировать ]12-го поколения Процессоры Alder Lake и Raptor Lake Core 13-го поколения поддерживают как DDR5, так и DDR4, но обычно на материнской плате имеются только разъемы DIMM для одного или другого. Некоторые материнские платы с чипсетом Intel H610 поддерживают как DDR4, так и DDR5, но не одновременно. [24]
Серверные процессоры Sapphire Rapids и процессоры Meteor Lake поддерживают DDR5, но не DDR4.
АМД
[ редактировать ]DDR5 и LPDDR5 поддерживаются мобильными APU серии Ryzen 6000 на базе архитектуры Zen 3+ . Процессоры серии Ryzen 7000 для настольных ПК также в стандартной комплектации поддерживают память DDR5. [25]
Серверные процессоры Epyc четвертого поколения Genoa и Bergamo поддерживают 12-канальную память DDR5 на разъеме SP5 . [26] [27]
Примечания
[ редактировать ]- ^ 64 ГБ/с предполагает 8 ГТ/с, каждый из которых имеет ширину шины 64 бита, затем делится на 8 для преобразования битов в байты.
Ссылки
[ редактировать ]- ^ Здесь K , M , G или T относятся к двоичным префиксам, основанным на степени 1024.
- ^ Jump up to: а б Смит, Райан (14 июля 2020 г.). «Выпущена спецификация памяти DDR5: подготовка почвы для DDR5-6400 и выше» . АнандТех . Проверено 15 июля 2020 г.
- ^ Jump up to: а б с «Стандарт памяти DDR5: введение в технологию модулей DRAM следующего поколения — технология Kingston» . Кингстон Технология . Проверено 19 февраля 2023 г.
- ^ «Основные технические данные продукта DDR5 SDRAM» (PDF) . Микрон . Проверено 4 апреля 2023 г.
- ^ Манион, Уэйн (31 марта 2017 г.). «DDR5 увеличит пропускную способность и снизит энергопотребление» . Технический отчет . Проверено 1 апреля 2017 г.
- ^ Каннингем, Эндрю (31 марта 2017 г.). «Оперативная память DDR5 следующего поколения удвоит скорость DDR4 в 2018 году» . Арс Техника . Проверено 15 января 2018 г.
- ^ Доктор Ян Катресс. «Информация о субтаймингах и задержках DDR5» . АнандТех.
- ^ «DDR5 против DDR4 – все проблемы и преимущества проектирования» .
- ^ Лилли, Пол (22 сентября 2017 г.). «Память DDR5 в два раза быстрее, чем DDR4, и запланирована на 2019 год» . ПК-геймер . Проверено 15 января 2018 г.
- ^ Jump up to: а б Тайсон, Марк (22 сентября 2017 г.). «Rambus анонсирует первый в отрасли полнофункциональный модуль DDR5 DIMM - RAM - Новости» . hexus.net .
- ^ Малакар, Абхишек (18 ноября 2018 г.). «SK Hynix разрабатывает первый чип памяти DDR5-5200 емкостью 16 ГБ» . Архивировано из оригинала 31 марта 2019 года . Проверено 18 ноября 2018 г.
- ^ Шилов, Антон. «Подробности SK Hynix DDR5-6400» . anandtech.com .
- ^ «SK Hynix выпускает первую в мире DRAM DDR5» . hpcwire.com .
- ^ «SK hynix: выпуск DDR5 DRAM» . businesskorea.co.kr . 7 октября 2020 г.
- ^ «JEDEC обновляет стандарт для устройств памяти с низким энергопотреблением: LPDDR5» (пресс-релиз). ДЖЕДЕК . 19 февраля 2019 г.
- ^ Катресс, Ян, Почему DDR5 НЕ имеет ECC (по умолчанию) , получено 7 августа 2021 г.
- ^ «Представляем Micron® DDR5 SDRAM: больше, чем обновление поколения» (PDF) . Проверено 10 июля 2023 г.
- ^ «Ядро DDR5 SDRAM UDIMM: Описание продукта» (PDF) . Micron Technology, Inc. с. 1. Архивировано из оригинала (PDF) 25 декабря 2023 г.
Напряжение (внешнее питание, номинал) / VIN_Bulk: 5 В / Общий вход напряжения питания постоянного тока от системы.
- ^ «P8900 PMIC для модулей DDR5 RDIMM и LRDIMM» . Ренесас . Проверено 19 июля 2020 г.
«P8911 PMIC для клиентских модулей памяти DDR5» . Ренесас . Проверено 19 июля 2020 г. - ^ «DDR5 SDRAM RDIMM на основе M-кристалла 16 ГБ» (PDF) . СК Хайникс . п. 7. Архивировано из оригинала (PDF) 29 октября 2021 г. Проверено 29 октября 2021 г.
VIN_BULK[:] Контакт подачи питания 12 В на PMIC. VIN_MGMT[:] Контакт подачи питания 3,3 В на PMIC для выхода LDO VOUT_1,8V и VOUT_1,0V, доступа к управлению боковой полосой, операции чтения внутренней памяти.
- ^ патент США 10769082 , Пател, Шветал Арвинд; Чжан, Энди и Мэн, Вэнь Цзе и др., «Протокол и работа интерфейса DDR5 PMIC», опубликовано 7 ноября 2019 г., передано компании Integrated Device Technology , Inc.
- ^ «Спецификация JEDEC DDR5 SDRAM» . Комитет JEDEC JC42.3 . Проверено 15 мая 2023 г.
- ^ «Спецификация Micron DDR5 SDRAM» (PDF) . Микрон Технология Инк . Проверено 15 мая 2023 г.
- ^ «DDR4 и DDR5: материнская плата H610 сочетает в себе оба поколения памяти» .
- ^ Коупман, Анирон (15 июня 2023 г.). «Все, что вам нужно знать о серии AMD Ryzen 7000» . Технический советник . Архивировано из оригинала 17 июня 2023 года . Проверено 28 июня 2023 г.
- ^ Геттинг, Крис (10 ноября 2022 г.). «Выпущена серия AMD EPYC 9004 четвертого поколения: Генуя протестирована в тестовых испытаниях центров обработки данных» . Горячее оборудование . Проверено 28 июня 2023 г.
- ^ Геттинг, Крис (13 июня 2023 г.). «AMD представляет процессоры EPYC Bergamo и Genoa-X для центров обработки данных, а также графические процессоры Instinct MI300X с поддержкой искусственного интеллекта» . Горячее оборудование . Проверено 28 июня 2023 г.