✖


Jump to content

Синтез высокого уровня

Edit links
(Перенаправлено из Алгоритмического синтеза )

Синтез высокого уровня ( HLS ), иногда называемый синтезом C , синтезом уровня электронной системы (ESL) , алгоритмическим синтезом или поведенческим синтезом , представляет собой автоматизированный процесс проектирования, который берет абстрактную поведенческую спецификацию цифровой системы и находит регистр -структура уровня передачи, реализующая заданное поведение. [1] [2] [3]

Синтез начинается с высокоуровневой спецификации проблемы, где поведение обычно отделено от механики схемы низкого уровня, такой как синхронизация на уровне часов . Ранние HLS исследовали множество языков спецификации ввода, [4] хотя недавние исследования и коммерческие приложения обычно принимают синтезируемые подмножества ANSI C / C++ / SystemC / MATLAB . Код анализируется, архитектурно ограничивается и планируется транскомпиляция из модели уровня транзакций (TLM) в проект уровня передачи регистров (RTL) на языке описания оборудования (HDL), который, в свою очередь, обычно синтезируется на уровне шлюза. с помощью инструмента логического синтеза .

Цель HLS — позволить разработчикам оборудования эффективно создавать и проверять оборудование, предоставляя им лучший контроль над оптимизацией архитектуры проекта, а также позволяя разработчику описывать проект на более высоком уровне абстракции, в то время как инструмент выполняет всю работу. Реализация RTL. Проверка RTL является важной частью процесса. [5]

Аппаратное обеспечение может быть спроектировано на разных уровнях абстракции. Обычно используемые уровни абстракции — это уровень шлюза , уровень передачи регистров (RTL) и алгоритмический уровень.

В то время как логический синтез использует описание проекта в формате RTL, высокоуровневый синтез работает на более высоком уровне абстракции, начиная с алгоритмического описания на языке высокого уровня, таком как SystemC и ANSI C/C++. Разработчик обычно разрабатывает функциональные возможности модуля и протокол межсоединения. Инструменты синтеза высокого уровня управляют микроархитектурой и преобразуют несинхронизированный или частично синхронизированный функциональный код в полностью синхронизированные реализации RTL, автоматически создавая детализацию цикла за циклом для аппаратной реализации. [6] Реализации (RTL) затем используются непосредственно в обычном потоке логического синтеза для создания реализации на уровне вентиля.

История [ править ]

В ранних академических работах планирование, распределение и связывание рассматривались как основные этапы синтеза высокого уровня. Планирование разбивает алгоритм на этапы управления, которые используются для определения состояний конечного автомата . Каждый шаг управления содержит один небольшой участок алгоритма, который может быть выполнен аппаратно за один такт. Распределение и привязка сопоставляют инструкции и переменные с аппаратными компонентами, мультиплексорами, регистрами и проводами пути данных.

Поведенческий синтез первого поколения был представлен Synopsys в 1994 году как Behavioral Compiler. [7] и использовал Verilog или VHDL в качестве языков ввода. Используемый уровень абстракции представлял собой частично синхронизированные (тактируемые) процессы. Инструменты, основанные на поведенческом Verilog или VHDL, не получили широкого распространения отчасти потому, что ни языки, ни частично синхронизированная абстракция не подходили для моделирования поведения на высоком уровне. 10 лет спустя, в начале 2004 года, поведенческий компилятор Synopsys прекратил свое существование . [8]

В 1998 году компания Forte Design Systems представила свой инструмент Cynthesizer, который использовал SystemC в качестве языка ввода вместо Verilog или VHDL. Синтезатор был принят многими японскими компаниями в 2000 году, поскольку в Японии было очень зрелое сообщество пользователей SystemC. Первая лента синтеза высокого уровня была достигнута в 2001 году компанией Sony с использованием синтезатора. Всерьез усыновление в США началось в 2008 году. [ нужна ссылка ]

В 2006 году был разработан эффективный и масштабируемый метод «SDC-планирования по модулю» на графах управления и потока данных. [9] и позже был распространен на планирование трубопроводов. [10] Этот метод использует формулировку целочисленного линейного программирования. Но это показывает, что базовая матрица ограничений полностью унимодулярна (после аппроксимации ограничений ресурсов). Таким образом, задача может быть решена за полиномиальное время оптимально с использованием решателя линейного программирования за полиномиальное время. Эта работа была занесена в Зал славы FPGA и реконфигурируемых вычислений в 2022 году. [11]

Алгоритм планирования SDC реализован в системе xPilot HLS. [12] разработанный в Калифорнийском университете в Лос-Анджелесе, [13] и позже была передана по лицензии AutoESL Design Technologies, дочерней компании Калифорнийского университета в Лос-Анджелесе. AutoESL была приобретена компанией Xilinx (теперь часть AMD) в 2011 году. [11] а инструмент HLS, разработанный AutoESL, стал основой решений Xilinx HLS, Vivado HLS и Vitis HLS, широко используемых для проектирования FPGA.

Исходный ввод [ править ]

Наиболее распространенные исходные входные данные для высокоуровневого синтеза основаны на стандартных языках, таких как ANSI C / C++ , SystemC и MATLAB .

Синтез высокого уровня обычно также включает в себя в качестве входных данных спецификацию исполняемого файла с точностью до бита, поскольку для получения эффективной аппаратной реализации необходима дополнительная информация о том, что является приемлемой среднеквадратичной ошибкой или частотой ошибок по битам и т. д. Например, если разработчик начинается с КИХ-фильтра, написанного с использованием «двойного» плавающего типа. Прежде чем он сможет получить эффективную аппаратную реализацию, им необходимо выполнить численное уточнение, чтобы прийти к реализации с фиксированной точкой. Для уточнения требуется дополнительная информация об уровне допустимого шума квантования, допустимых входных диапазонах и т. д. Такая спецификация с точностью до бита делает спецификацию источника синтеза высокого уровня функционально завершенной. [14] Обычно инструменты выводят из кода высокого уровня конечный автомат и путь к данным, которые реализуют арифметические операции.

Этапы процесса [ править ]

Процесс синтеза высокого уровня состоит из ряда действий. Различные инструменты синтеза высокого уровня выполняют эти действия в разном порядке, используя разные алгоритмы. Некоторые инструменты синтеза высокого уровня объединяют некоторые из этих действий или выполняют их итеративно, чтобы прийти к желаемому решению. [15]

  • Лексическая обработка
  • Оптимизация алгоритма
  • Анализ управления/потока данных
  • Библиотечная обработка
  • Распределение ресурсов
  • Планирование
  • Привязка функционального блока
  • Регистрация привязки
  • Обработка вывода
  • Перегруппировка входных данных

Функциональность [ править ]

В общем, алгоритм может выполняться за множество тактов с небольшим количеством аппаратных ресурсов или за меньшее количество тактов с использованием большего количества АЛУ, регистров и памяти. Соответственно, из одного алгоритмического описания компилятором HLS могут быть сгенерированы разнообразные аппаратные микроархитектуры в соответствии с директивами, данными инструменту. Это тот же компромисс между скоростью выполнения и сложностью оборудования, который наблюдается, когда данная программа запускается на обычных процессорах с разной производительностью, но все они работают примерно на одной и той же тактовой частоте.

ограничения Архитектурные ​ ​

Ограничения синтеза для архитектуры могут применяться автоматически на основе анализа проекта. [5] Эти ограничения можно разбить на

  • Иерархия
  • Интерфейс
  • Память
  • Петля
  • Ограничения времени низкого уровня
  • Итерация

Синтез интерфейса [ править ]

Синтез интерфейса подразумевает способность принимать чистое описание C/C++ в качестве входных данных, а затем использовать технологию автоматического синтеза интерфейса для управления синхронизацией и протоколом связи в интерфейсе проектирования. Это позволяет анализировать интерфейс и исследовать полный спектр вариантов аппаратного интерфейса, таких как потоковая передача, одно- или двухпортовое ОЗУ, а также различные механизмы квитирования связи. При синтезе интерфейсов разработчик не встраивает протоколы интерфейса в исходное описание. Примерами могут быть: прямое соединение, одна линия, двухстрочное подтверждение связи, FIFO. [16]

Продавцы [ править ]

Данные, представленные в ходе недавнего опроса [17]

Статус Компилятор Владелец Лицензия Вход Выход Год Домен Тест
Лавка 		ФП ФиксП
В использовании Стратус ЗОЖ Системы проектирования Cadence Коммерческий Си/С++ РТЛ 2015 Все Да Да Да
АУГ ТИМА Лаборатория. Академический Подмножество C VHDL 2012 Все Да Нет Нет
eXCite Y Исследования Коммерческий С VHDL/Верилог 2001 Все Да Нет Да
Бамбук ПолиМи Академический С VHDL/Верилог 2012 Все Да Да Нет
Блюспек БлюСпец Инк. БСД-3 БСВ СистемаVerilog 2007 Все Нет Нет Нет
контроль качества CacheQ Systems, Inc. Коммерческий Си/С++/Фортан Исполняемый файл хоста + битовый файл FPGA (SystemVerilog является промежуточным) 2018 Все — многоядерные и гетерогенные вычисления Да (С++) Да Да
CHC Альтиум Коммерческий Подмножество C VHDL/Верилог 2008 Все Нет Да Да
Соразработчик Импульсное ускорение Коммерческий Импульс-С VHDL 2003 Изображение
Потоковое вещание 		Да Да Нет
HDL-кодер MathWorks Коммерческий MATLAB, Simulink, Stateflow, Simscape VHDL/Верилог 2003 Системы управления, обработка сигналов, беспроводная связь, радар, связь, изображение и компьютерное зрение Да Да Да
CyberWorkBench НЭК Коммерческий С, БДЛ, СистемС VHDL/Верилог 2004 Все Цикл/
Формальный 		Да Да
Катапульта Сименс ЭДА Коммерческий С, С++, СистемС VHDL/Верилог 2004 Все Да Да Да
ДВАРВ ТУ. Делфт Академический Подмножество C VHDL 2012 Все Да Да Да
ГАУТ У. Бретань Академический С/С++ VHDL 2010 ЦСП Да Нет Да
Хастлейер Ломбик Технологии БСД-3 С#/С++/Ф#...
( .СЕТЬ ) 		VHDL 2015 .СЕТЬ Да Да Да
Мгновенный SoC Ядра ПЛИС Коммерческий С/С++ VHDL/Верилог 2019 Все Да Нет Нет
Компилятор синтеза высокого уровня Intel Intel FPGA (ранее Altera) Коммерческий С/С++ Верилог 2017 Все Да Да Да
ЛегАп ЗОЖ LegUp Вычисления Коммерческий С/С++ Верилог 2015 Все Да Да Да
Нога вверх Университет Торонто Академический С Верилог 2010 Все Да Да Нет
Макскомпилятор Макселер Коммерческий МаксДжей РТЛ 2010 поток данных Нет Да Нет
РОКСС Жаккард Комп. Коммерческий Подмножество C VHDL 2010 Потоковое вещание Нет Да Нет
Симфония С Синопсис Коммерческий С/С++ VHDL/Верилог/
СистемаC 		2010 Все Да Нет Да
ВивадоHLS
(ранее Автопилот
от AutoESL [18] ) 		Ксилинкс Коммерческий С/С++/СистемС VHDL/Верилог/
СистемаC 		2013 Все Да Да Да
киви Университет Кембриджа Академический С# Верилог 2008 .СЕТЬ Нет Да Да
ЧиМПС Университет Вашингтона Академический С VHDL 2008 Все Нет Нет Нет
gcc2verilog США Корея Академический С Верилог 2011 Все Нет Нет Нет
Геркулес Ajax-компиляторы Коммерческий К/НАК VHDL 2012 Все Да Да Да
Шан Университет Иллинойса Академический С Верилог 2013 Все Да ? ?
Трезубец Лос-Аламос, Нидерланды Академический Подмножество C VHDL 2007 Научный Нет Да Нет
Абан-
сделано 		AccelDSP Ксилинкс Коммерческий МАТЛАБ VHDL/Верилог 2006 ЦСП Да Да Да
C2H Другой Коммерческий С VHDL/Верилог 2006 Все Нет Нет Нет
CtoVerilog У. Хайфа Академический С Верилог 2008 Все Нет Нет Нет
Фактически Ю. Южный Калф. Академический С РТЛ 1999 ДСЕ Нет Нет Нет
Гарп U. Berkeley Академический Подмножество C битовый поток 2000 Петля Нет Нет Нет
СООТВЕТСТВОВАТЬ Ю. Северо-Запад Академический МАТЛАБ VHDL 2000 Изображение Нет Нет Нет
Напа-С Компания Сарнофф. Академический Подмножество C VHDL/Верилог 1998 Петля Нет Нет Нет
ТрубаРенч У. Карнеги М. Академический ЯЗЫК двухпоточный 2000 Транслировать Нет Нет Нет
СА-С Университет Колорадо Академический СА-С VHDL 2003 Изображение Нет Нет Нет
МореОгурец У. Бригам Ю. Академический Ява ЭДИФ 2002 Все Нет Да Да
ИСКРА У. Кал. Ирвин Академический С VHDL 2003 Контроль Нет Нет Нет
  • Dynamatic от EPFL / ETH Zurich
  • MATLAB HDL Coder [1] от Mathworks [19]
  • HLS-QSP от CircuitSutra Technologies [20]
  • Преобразование C в кремний от Cadence Design Systems
  • Параллельное ускорение от Concurrent EDA
  • Компилятор Symphony C от Synopsys
  • QuickPlay от PLDA [21]
  • PowerOpt от ChipVision [22]
  • Синтезатор от Forte Design Systems (теперь Stratus HLS от Cadence Design Systems )
  • Catapult C от Calypto Design Systems , входящей в состав Mentor Graphics по состоянию на 2015 год, 16 сентября. В ноябре 2016 года компания Siemens объявила о планах приобретения Mentor Graphics, Mentor Graphics стала называться «Mentor, a Siemens Business». В январе 2021 года завершилось юридическое слияние Mentor Graphics с Siemens — объединение в юридическое лицо Siemens Industry Software Inc. Название Mentor Graphics было изменено на Siemens EDA, подразделение Siemens Digital Industries Software . [23]
  • ТрубопроводC [2]
  • CyberWorkBench от NEC [24]
  • Мега Аппаратное обеспечение [25]
  • C2R от CebaTech [26]
  • Соразработчик из Impulse Accelerated Technologies
  • Геркулес Николаоса Каввадиаса [27]
  • PICO от Synfora, приобретенная Synopsys в июне 2010 г. [28] (PICO = вход программы/выход кода)
  • xPilot из Калифорнийского университета в Лос-Анджелесе [29]
  • Всин с сайта vsyn.ru [30]
  • ngDesign от SynFlow [31]

См. также [ править ]

Ссылки [ править ]

  1. ^ Кусси, Филипп; Моравец, Адам, ред. (2008). Синтез высокого уровня — Springer . дои : 10.1007/978-1-4020-8588-8 . ISBN  978-1-4020-8587-1 .
  2. ^ Макфарланд, MC; Паркер, AC; Кампосано, Р. (февраль 1990 г.). «Высокоуровневый синтез цифровых систем» . Труды IEEE . 78 (2): 301–318. дои : 10.1109/5.52214 . ISSN   1558-2256 .
  3. ^ «Книга ЗОЖ: Дом» . www.hlsbook.com . Проверено 21 июня 2023 г.
  4. ^ IEEE Xplore Синтез высокого уровня : прошлое, настоящее и будущее DOI 10.1109/MDT.2009.83
  5. ^ Jump up to: Перейти обратно: а б Бойер, Брайан (2 мая 2005 г.). «Почему» и «что» алгоритмического синтеза» . ЭЭ Таймс . Проверено 3 октября 2016 г.
  6. ^ «Быстрое прототипирование на основе C для цифровой обработки сигналов» (PDF) . Университет UBS, Франция . Проверено 3 октября 2016 г.
  7. ^ «Публикации и презентации» . Bdti.com . Архивировано из оригинала 26 апреля 2008 г. Проверено 3 октября 2016 г.
  8. ^ «Перекресток поведенческого синтеза» . ЭЭ Таймс . Проверено 3 октября 2016 г.
  9. ^ Конг, Джейсон; Фань, Ипин; Хан, Гуолин; Цзян, Вэй; Чжан, Жиру (сентябрь 2006 г.). «Синтез на уровне поведения на платформе и на уровне системы» . 2006 Международная SOC-конференция IEEE . IEEE. стр. 199–202. дои : 10.1109/socc.2006.283880 . ISBN  0-7803-9782-7 .
  10. ^ Чжан, Жиру; Лю, Бинь (2013). Международная конференция IEEE/ACM по компьютерному проектированию (ICCAD) 2013 г. (PDF) . IEEE. стр. 211–218. ISBN  978-1-4799-1071-7 .
  11. ^ Jump up to: Перейти обратно: а б Конг, Джейсон; Бинь Лю; Нойендорфер, Стивен; Ногера, Хуанхо; Виссерс, Кес; Жиру Чжан (апрель 2011 г.). «Высокоуровневый синтез для FPGA: от прототипирования до развертывания» . Транзакции IEEE по автоматизированному проектированию интегральных схем и систем . 30 (4): 473–491. дои : 10.1109/tcad.2011.2110592 . ISSN   0278-0070 .
  12. ^ Конг, Дж.; Жиру Чжан (2006). «Эффективный и универсальный алгоритм планирования, основанный на формулировке SDC» . 2006 г. 43-я конференция по автоматизации проектирования ACM/IEEE . IEEE. стр. 433–438. дои : 10.1109/dac.2006.229228 . ISBN  1-59593-381-6 .
  13. ^ «xPilot: Платформенная система синтеза поведения | Лаборатория VAST» . обширный.cs.ucla.edu . Проверено 18 апреля 2024 г.
  14. ^ Многословный высокоуровневый синтез Журнал EURASIP по встраиваемым системам
  15. ^ «Взгляд внутрь поведенческого синтеза» . ЭЭ Таймс . Проверено 3 октября 2016 г.
  16. ^ «DesignCon: InfoVault: Бумажная библиотека» . www.designcon.com . Архивировано из оригинала 25 сентября 2010 года . Проверено 13 января 2022 г.
  17. ^ Нане, Р.; Сима, В.М.; Пилато, К.; Чой, Дж.; Форт, Б.; Канис, А.; Чен, Ю.Т.; Сяо, Х.; Браун, С. (2016). «Обзор и оценка инструментов высокоуровневого синтеза FPGA» (PDF) . Транзакции IEEE по автоматизированному проектированию интегральных схем и систем . 35 (10): 1591–1604. дои : 10.1109/TCAD.2015.2513673 . hdl : 11311/998432 . ISSN   0278-0070 . S2CID   8749577 .
  18. ^ «Xilinx покупает поставщика EDA для синтеза высокого уровня» . ЭЭ Таймс. 05.02.2011. Архивировано из оригинала 17 октября 2011 г. Проверено 3 октября 2016 г.
  19. ^ «MathWorks — создатели MATLAB и Simulink» . Mathworks.com . Проверено 3 октября 2016 г.
  20. ^ «Методологии ESL на основе SystemC — Методологии ESL на основе SystemC» . Circuitsutra.com . Проверено 3 октября 2016 г.
  21. ^ Джон М. из крупной корпорации ERP и СУБД (29 августа 2016 г.). «QuickPlay: внедрение вычислений на FPGA в массы» . Quickplay.io . Проверено 3 октября 2016 г.
  22. ^ «Chipvision – быстрый путь к малому энергопотреблению» . www.chipvision.com . Архивировано из оригинала 30 мая 2002 года . Проверено 13 января 2022 г.
  23. ^ «С января 2021 года наставник наконец станет Siemens EDA» . 15 декабря 2020 г.
  24. ^ «CyberWorkBench: Продукты» . НЭК . Проверено 3 октября 2016 г.
  25. ^ «Приобретайте мега-аппаратное обеспечение» . www.mega-hardware.com . Архивировано из оригинала 15 января 2004 года . Проверено 13 января 2022 г.
  26. ^ «Себатех - Дом» . www.cebatech.com . Архивировано из оригинала 7 мая 2005 года . Проверено 13 января 2022 г.
  27. ^ «Николаос Каввадиас — инструмент синтеза высокого уровня HercuLeS» . Nkavvadias.com . Проверено 3 октября 2016 г.
  28. ^ «Synopsys покупает активы Synfora» . ЭЭ Таймс. Архивировано из оригинала 7 апреля 2011 г. Проверено 3 октября 2016 г.
  29. ^ «Система xPilot» . Cadlab.cs.ucla.edu . Проверено 3 октября 2016 г.
  30. ^ «vSyn.ru» . vSyn.ru. ​16 июня 2016 г. Архивировано из оригинала 30 июня 2016 г. Проверено 3 октября 2016 г.
  31. ^ «Проектирование оборудования для всех» . Синфлоу . Проверено 3 октября 2016 г.

Дальнейшее чтение [ править ]

  • Джейсон Конг, Джейсон Лау, Гай Лю, Стивен Нойендорфер, Пайчен Пан, Кес Виссерс, Жиру Чжан. FPGA HLS сегодня: успехи, проблемы и возможности. Транзакции ACM по реконфигурируемым технологиям и системам, том 15, выпуск 4, статья № 5, стр. 1–42, декабрь 2022 г., https://doi.org/10.1145/3530775 .
  • Майкл Фингерофф (2010). Синяя книга синтеза высокого уровня . Кслибрис [ самостоятельный источник ] Корпорация. ISBN  978-1-4500-9724-6 .
  • Кусси, П.; Гайский, Д.Д.; Мередит, М.; Такач, А. (2009). «Введение в синтез высокого уровня». IEEE Проектирование и тестирование компьютеров . 26 (4): 8–17. дои : 10.1109/MDT.2009.69 . S2CID   52870966 .
  • Эвоут С. Дж. Мартенс; Жорж Гилен (2008). Высокоуровневое моделирование и синтез аналоговых интегрированных систем . Спрингер. ISBN  978-1-4020-6801-0 .
  • Сараджу Моханти ; Н. Ранганатан; Э. Кугианос и П. Патра (2008). Маломощный высокоуровневый синтез для наноразмерных КМОП-схем . Спрингер. ISBN  978-0387764733 .
  • Элис С. Паркер ; Йосеф Тират-Гефен; Сухрид А. Вадекар (2007). «Проектирование системного уровня». В Вай-Кай Чен (ред.). Справочник СБИС (2-е изд.). ЦРК Пресс. ISBN  978-0-8493-4199-1 . глава 76.
  • Шахрзад Мирхани; Зайналабедин Наваби (2007). «Языки проектирования системного уровня». В Вай-Кай Чен (ред.). Справочник СБИС (2-е изд.). ЦРК Пресс. ISBN  978-0-8493-4199-1 . глава 86. описывает использование C/C++, SystemC, TML и даже UML.
  • Лим Сю (2007). Демистифицируется методология проектирования схем СБИС: концептуальная таксономия . Wiley-IEEE. ISBN  978-0-470-12742-1 .
  • Джон П. Эллиотт (1999). Понимание поведенческого синтеза: практическое руководство по высокоуровневому проектированию . Спрингер. ISBN  978-0-7923-8542-4 .
  • Нане, Разван; Сима, Влад-Михай; Пилато, Кристиан; Чхве, Чонсок; Форт, Блэр; Канис, Эндрю; Чен, Ю Тин; Сяо, Сюань; Браун, Стивен; Ферранди, Фабрицио; Андерсон, Джейсон; Бертельс, Коэн (2016). «Обзор и оценка инструментов синтеза высокого уровня FPGA». Транзакции IEEE по автоматизированному проектированию интегральных схем и систем . 35 (10): 1591–1604. дои : 10.1109/TCAD.2015.2513673 . hdl : 11311/998432 . S2CID   8749577 .
  • Гупта, Раджеш; Брюэр, Форрест (2008). «Синтез высокого уровня: ретроспектива». «Синтез высокого уровня: ретроспектива» . Спрингер. стр. 13–28. дои : 10.1007/978-1-4020-8588-8_2 . ISBN  978-1-4020-8587-1 .

Внешние ссылки [ править ]

Retrieved from "https://en.wikipedia.org/w/index.php?title=High-level_synthesis&oldid=1227305760"
Arc.Ask3.Ru: конец переведенного документа.
Arc.Ask3.Ru
Номер скриншота №: c1c3e5206bfab8041cf7ce2b381afb48__1717532220
URL1:https://arc.ask3.ru/arc/aa/c1/48/c1c3e5206bfab8041cf7ce2b381afb48.html
Заголовок, (Title) документа по адресу, URL1:
High-level synthesis - Wikipedia
Данный printscreen веб страницы (снимок веб страницы, скриншот веб страницы), визуально-программная копия документа расположенного по адресу URL1 и сохраненная в файл, имеет: квалифицированную, усовершенствованную (подтверждены: метки времени, валидность сертификата), открепленную ЭЦП (приложена к данному файлу), что может быть использовано для подтверждения содержания и факта существования документа в этот момент времени. Права на данный скриншот принадлежат администрации Ask3.ru, использование в качестве доказательства только с письменного разрешения правообладателя скриншота. Администрация Ask3.ru не несет ответственности за информацию размещенную на данном скриншоте. Права на прочие зарегистрированные элементы любого права, изображенные на снимках принадлежат их владельцам. Качество перевода предоставляется как есть. Любые претензии, иски не могут быть предъявлены. Если вы не согласны с любым пунктом перечисленным выше, вы не можете использовать данный сайт и информация размещенную на нем (сайте/странице), немедленно покиньте данный сайт. В случае нарушения любого пункта перечисленного выше, штраф 55! (Пятьдесят пять факториал, Денежную единицу (имеющую самостоятельную стоимость) можете выбрать самостоятельно, выплаичвается товарами в течение 7 дней с момента нарушения.)