Verilog-to-Routing
| Разработчик(и) | Команда разработчиков VTR |
|---|---|
| Стабильная версия | 8.0.0 / 24 марта 2020 г |
| Репозиторий | |
| Написано в | С / С++ |
| Операционная система | Unix-подобный |
| Тип | Автоматизация электронного проектирования |
| Лицензия | МОЯ лицензия |
| Веб-сайт | Verilogtorouting |
Verilog-to-Routing (VTR) — это САПР поток с открытым исходным кодом для устройств FPGA . [1] [2] [3] Основная цель VTR — сопоставить данную схему, описанную в Verilog , языке описания оборудования , с заданной архитектурой FPGA для целей исследований и разработок; целевой архитектурой FPGA может быть новая архитектура, которую исследователь желает изучить, или это может быть существующая коммерческая FPGA, архитектура которой была записана во входном формате VTR. В проекте VTR участвует множество участников, ведущими сотрудничающими университетами являются Университет Торонто , Университет Нью-Брансуика и Калифорнийский университет в Беркли . Дополнительные участники включают Google , Университет Юты , Принстонский университет , Altera , Intel , Texas Instruments и MIT Lincoln Lab .
Поток видеомагнитофона [ править ]
Процесс проектирования VTR обычно состоит из трех основных компонентов приложения: ODIN II, который компилирует код Verilog в схему в формате Berkeley Logic Interchange Format (BLIF), удобочитаемом графическом представлении схемы; [4] ABC, который оптимизирует схему BLIF, созданную ODIN II; и VPR, который упаковывает, размещает и маршрутизирует оптимизированную схему на заданной архитектуре FPGA. Есть несколько дополнительных инструментов, которые могут дополнительно обрабатывать выходные данные видеомагнитофона. Например, инструмент сборки FASM FPGA может создавать потоки битов программирования для некоторых коммерческих FPGA (Xilinx Artix и Lattice Ice40) в конце потока VTR, в то время как инструмент OpenFPGA интегрируется с VTR для создания стандартной структуры ячеек нового (предлагаемого) ПЛИС. Также возможно использовать различные инструменты для первой стадии (синтез HDL) потока VTR; например Титан Флоу [5] использует Quartus для выполнения этапа HDL-логического синтеза, а затем VPR для размещения и маршрутизации, в то время как Symbiflow использует инструмент синтеза Yosys с последующим размещением и маршрутизацией VPR.
ODIN II [ edit ]
ODIN II — это HDL -компилятор потока VTR. Он преобразует заданный код Verilog в схему BLIF, выполняет оптимизацию кода и схем, визуализирует схемы, [6] и выполняет частичное сопоставление логики с доступными жесткими блоками данной архитектуры. Кроме того, он может моделировать работу цепей как для проверки, так и для анализа мощности, производительности и нагрева. ODIN II поддерживается Университетом Нью-Брансуика . [7]
На веб-сайте Verilog to Routing отмечается: «Odin-II устарел и будет удален в будущей версии. Теперь VTR использует Parmys в качестве интерфейса по умолчанию, который использует Yosys в качестве средства разработки с включенными функциями частичного сопоставления». https://docs.verilogtorouting.org/en/latest/odin/
АБВ [ править ]
ABC оптимизирует схемы BLIF, выполняя логическую оптимизацию и отображение технологий . ABC поддерживается Калифорнийским университетом в Беркли . [8]
ВПР [ править ]
Универсальное место и маршрут (VPR) — последний компонент VTR. Его входом является схема BLIF, которую он упаковывает, размещает и маршрутизирует во входной архитектуре FPGA.
Во время упаковки соседние и связанные логические элементы схемы группируются в логические блоки, соответствующие аппаратному обеспечению FPGA. Во время размещения эти логические блоки, а также жесткие блоки назначаются доступным аппаратным ресурсам FPGA. Наконец, во время маршрутизации устанавливаются сигнальные соединения между блоками. VPR в первую очередь разработан Университетом Торонто при участии многих других университетов и компаний. [9]
ФАСМ [ править ]
Инструмент сборки FPGA (genfasm) создаст программный битовый поток из реализации VTR (размещение и маршрутизация схемы) на коммерческих архитектурах, для которых созданы полные файлы архитектуры VTR, описывающие устройство FPGA. В настоящее время сюда входят семейства FPGA Xilinx Artix и Lattice Ice40. Этот инструмент в первую очередь разработан Google .
См. также [ править ]
Ссылки [ править ]
- ^ Мюррей, Кевин Э.; Петелин Олег; Чжун, Шэн; Ван, Цзя Мин; Эль-Дафрави, Мохамед; Лего, Жан-Филипп; Ша, Евгений; Грэм, Аарон Г.; Ву, Джин; Уокер, Мэтью Дж. П.; Цзэн, Ханьцин; Патрос, Панайотис; Луу, Джейсон; Кент, Кеннет Б.; Бетц, Вон (2020). «VTR 8: Высокопроизводительное САПР и моделирование настраиваемой архитектуры FPGA». Транзакции ACM по реконфигурируемым технологиям и системам . дои : 10.1145/3388617 . S2CID 218517896 .
- ^ Луу, Джейсон; Ахмед, Норуддин; Кент, Кеннет Б.; Андерсон, Джейсон; Роуз, Джонатан; Бетц, Вон; Гедерс, Джеффри; Вайнберг, Майкл; Сомервилл, Эндрю; Ю, Тьен; Насарщук Константин; Наср, Миад; Ван, Сен; Лю, Тим (2014). «VTR 7.0: архитектура следующего поколения и система САПР для FPGA». Транзакции ACM по реконфигурируемым технологиям и системам . 7 (2): 1–30. дои : 10.1145/2617593 . S2CID 14724049 .
- ^ Роуз, Джонатан; Луу, Джейсон; Ю, Чи Вай; Денсмор, Опал; Гедерс, Джеффри; Сомервилл, Эндрю; Кент, Кеннет Б.; Джеймисон, Питер; Андерсон, Джейсон (2012). «Проект VTR: Архитектура и САПР для FPGA от Verilog до маршрутизации». Материалы международного симпозиума ACM/SIGDA по программируемым вентильным матрицам — FPGA '12 . п. 77. дои : 10.1145/2145694.2145708 . ISBN 9781450311557 . S2CID 6971747 .
- ^ «Формат логического обмена Беркли (BLIF)». Октябрьское распространение инструментов . 2 : 197–247. 1992.
- ^ Мюррей, Кевин; Уитти, Скотт; Лю, Суя; Луу, Джейсон; Бетц, Вон (2015). «Титан, управляемый временем: обеспечение крупных тестов и исследование разрыва между академическими и коммерческими САПР». Транзакции ACM по реконфигурируемым технологиям и системам . 8 (2): 10. дои : 10.1145/2629579 . S2CID 17502221 .
- ^ Насарщук Константин; Герперс, Райнер; Кент, Кеннет Б. (2012). «Поддержка визуализации исследования архитектуры FPGA». 2012 г. 23-й Международный симпозиум IEEE по быстрому прототипированию систем (RSP) . стр. 128–134. дои : 10.1109/RSP.2012.6380701 . ISBN 978-1-4673-2789-3 . S2CID 27165710 .
- ^ Джеймисон, Питер; Кент, Кеннет Б.; Гарибян, Фарназ; Шеннон, Лесли (2010). «Odin II - инструмент синтеза HDL Verilog с открытым исходным кодом для исследований САПР». 2010 18-й Ежегодный международный симпозиум IEEE по программируемым пользовательским вычислительным машинам . стр. 149–156. дои : 10.1109/FCCM.2010.31 . ISBN 978-1-4244-7142-3 . S2CID 9780102 .
- ^ «Система последовательного синтеза и проверки». Беркли AB C. 2009.
- ^ «VPR: новый инструмент упаковки, размещения и маршрутизации для исследований FPGA». Программируемая пользователем логика и ее приложения . Шпрингер Берлин Гейдельберг. 1997.