Логический блок
В вычислительной технике логический блок или настраиваемый логический блок ( CLB ) является фундаментальным строительным блоком технологии программируемой вентильной матрицы (FPGA). [ нужна ссылка ] Логические блоки могут быть сконфигурированы инженером для обеспечения реконфигурируемых логических элементов . [ нужна ссылка ]
Логические блоки представляют собой наиболее распространенную архитектуру FPGA и обычно размещаются в массиве логических блоков. [ нужна ссылка ] Логическим блокам требуются площадки ввода-вывода (для взаимодействия с внешними сигналами) и каналы маршрутизации (для соединения логических блоков).
Программируемые логические блоки были изобретены Дэвидом У. Пейджем и ЛуВерном Р. Петерсоном и определены в их патентах 1985 года. [1] [2]
Приложения [ править ]
Схема приложения должна быть отображена в FPGA с соответствующими ресурсами. Хотя количество необходимых логических блоков и входов/выходов легко определяется проектом, количество необходимых дорожек маршрутизации может значительно различаться даже среди проектов с одинаковым количеством логики.
Например, перекрестный переключатель требует гораздо большей маршрутизации, чем систолический массив с тем же количеством вентилей. Поскольку неиспользуемые дорожки маршрутизации увеличивают стоимость (и снижают производительность) детали, не принося никакой пользы, производители FPGA стараются предоставить ровно столько дорожек, чтобы можно было реализовать большинство проектов, которые подходят с точки зрения справочных таблиц (LUT) и входов/выходов. маршрутизирован. Это определяется оценками, например, полученными на основе правила Рента , или экспериментами с существующими конструкциями.
FPGA также широко используются для проверки систем, включая предварительную, пост-кремниевую проверку и разработку встроенного ПО. Это позволяет компаниям-производителям микросхем проверять свою конструкцию до того, как чип будет произведен на заводе, сокращая время вывода на рынок.
Архитектура [ править ]
В общем случае логический блок состоит из нескольких логических ячеек (каждая ячейка называется адаптивным логическим модулем (АЛМ), логическим элементом (ЛЕ), срезом и т. д.). Типичная ячейка состоит из LUT с 4 входами, полного сумматора (FA) и триггера D-типа (DFF), как показано справа. На этом рисунке LUT разделены на две LUT с 3 входами. В обычном режиме они объединяются в 4-входовой LUT через левый мультиплексор . В арифметическом режиме их выходы подаются на ФА. Выбор режима запрограммирован в среднем мультиплексоре. Выход может быть синхронным или асинхронным, в зависимости от программирования мультиплексора справа, в примере на рисунке. На практике весь FA или его части помещаются в LUT как функции в целях экономии места. [3] [4] [5]
Логические блоки обычно содержат несколько ALM/LE/срезов. ALM и срезы обычно содержат 2 или 4 структуры, подобные приведенному в примере, с некоторыми общими сигналами.
Производители начали переходить на 6-входовые LUT в своих высокопроизводительных компонентах, заявляя о повышении производительности. [6]
3D архитектура [ править ]
Чтобы уменьшить размер и энергопотребление FPGA, такие поставщики, как Tabula и Xilinx, представили новые трехмерные или многоуровневые архитектуры. [7] [8] После выпуска 28-нм FPGA 7-й серии компания Xilinx сообщила, что некоторые детали с самой высокой плотностью в этих линейках продуктов FPGA будут изготавливаться с использованием нескольких кристаллов в одном корпусе с использованием технологий, разработанных для 3D-конструирования и сборок с многоярусными кристаллами. В этой технологии несколько (три или четыре) активных кристаллов FPGA размещаются рядом на кремниевом переходнике – едином куске кремния, несущем пассивное межсоединение. [8] [9] Конструкция с несколькими кристаллами также позволяет создавать различные части FPGA с использованием разных технологических процессов, поскольку технологические требования различаются между самой фабрикой FPGA и очень высокоскоростными последовательными приемопередатчиками 28 Гбит/с. Построенная таким образом ПЛИС называется гетерогенной ПЛИС . [10]
Внешний ввод/вывод [ править ]
Поскольку тактовые сигналы (и часто другие сигналы с большим количеством разветвлений ) обычно передаются через специальные выделенные сети маршрутизации (т. е. глобальные буферы) в коммерческих FPGA, они и другие сигналы управляются отдельно.
Для этого примера архитектуры расположение выводов логического блока FPGA показано справа.
Каждый вход доступен с одной стороны логического блока, а выходной контакт может подключаться к маршрутизирующим проводам как в канале справа, так и в канале под логическим блоком.
Каждый выходной вывод логического блока может подключаться к любому из сегментов проводки в соседних с ним каналах.
Аналогично, панель ввода-вывода может подключаться к любому из сегментов проводки в соседнем с ней канале. Например, площадка ввода-вывода в верхней части чипа может подключаться к любому из проводов W (где W — ширина канала) горизонтального канала непосредственно под ней.
Маршрутизация [ править ]
Обычно маршрутизация FPGA не сегментирована. То есть каждый сегмент проводки охватывает только один логический блок, прежде чем он заканчивается распределительной коробкой. Включив некоторые программируемые переключатели внутри распределительной коробки, можно построить более длинные пути. Для более высокоскоростного соединения в некоторых архитектурах FPGA используются более длинные линии маршрутизации, охватывающие несколько логических блоков.
Всякий раз, когда вертикальный и горизонтальный каналы пересекаются, возникает распределительная коробка. В этой архитектуре, когда провод входит в распределительную коробку, есть три программируемых переключателя, которые позволяют ему подключаться к трем другим проводам в соседних сегментах канала. Шаблон или топология коммутаторов, используемых в этой архитектуре, представляет собой топологию планарной или доменной коммутационной коробки. В этой топологии распределительной коробки провод на дорожке номер один соединяется только с проводами дорожки номер один в соседних сегментах канала, провода на дорожке номер 2 подключаются только к другим проводам на дорожке номер 2 и так далее. На рисунке справа показаны соединения в распределительной коробке.
Как правило, все каналы маршрутизации имеют одинаковую ширину (количество проводов). Несколько площадок ввода-вывода могут соответствовать высоте одной строки или ширине одного столбца массива.
Жесткие блоки [ править ]
Современные семейства FPGA расширяют вышеуказанные возможности, включая функциональность более высокого уровня, встроенную в микросхему. Встраивание этих общих функций в кремний уменьшает требуемую площадь и увеличивает скорость выполнения этих функций по сравнению с их созданием из примитивов. Примеры таких устройств включают умножители, общие блоки DSP, встроенные процессоры, высокоскоростную логику ввода-вывода и встроенную память.
FPGA более высокого класса могут содержать высокоскоростные мультигигабитные трансиверы и жесткие IP-ядра, такие как процессорные ядра, Ethernet контроллеры доступа к среде , контроллеры PCI / PCI Express и контроллеры внешней памяти. Эти ядра существуют рядом с программируемой фабрикой, но они построены на транзисторах, а не на LUT, поэтому имеют производительность и энергопотребление на уровне ASIC, не потребляя при этом значительного количества ресурсов фабрики, оставляя большую часть матрицы свободной для логики, специфичной для приложения. Мультигигабитные трансиверы также содержат высокопроизводительные схемы аналогового ввода и вывода, а также высокоскоростные сериализаторы и десериализаторы — компоненты, которые невозможно построить на основе LUT. Функциональность PHY-уровня более высокого уровня, такая как линейное кодирование , может быть реализована или не реализована вместе с сериализаторами и десериализаторами в жесткой логике, в зависимости от FPGA.
Сигналы часов [ править ]
Большая часть схем, встроенных в FPGA, представляет собой синхронные схемы, которым требуется тактовый сигнал. FPGA содержат выделенные глобальные и региональные сети маршрутизации для синхронизации и сброса, поэтому их можно доставлять с минимальными искажениями . FPGA обычно содержат аналоговые системы фазовой автоподстройки частоты и/или системы автоподстройки частоты по задержке компоненты для синтеза новых тактовых частот и уменьшения джиттера . В сложных конструкциях можно использовать несколько тактовых импульсов с разными частотными и фазовыми соотношениями, каждый из которых образует отдельные тактовые домены. Эти тактовые сигналы могут генерироваться локально генератором или могут быть восстановлены из высокоскоростного потока последовательных данных. Необходимо соблюдать осторожность при построении схемы пересечения тактовой области, чтобы избежать метастабильности. FPGA обычно содержат блочные ОЗУ, которые способны работать как двухпортовые ОЗУ с разными тактовыми частотами, помогая создавать FIFO и двухпортовые буферы, соединяющие разные домены тактовой частоты.
См. также [ править ]
Ссылки [ править ]
- ^ Патентный поиск Google, « Перепрограммируемый PLA ». Подано 11 января 1983 г. Выдано 2 апреля 1985 г. Получено 5 февраля 2009 г.
- ^ Патентный поиск Google, « PLA, перепрограммируемый с динамическими данными ». Подано 11 января 1983 г. Выдано 18 июня 1985 г. Получено 5 февраля 2009 г.
- ^ «Справочник по устройству Cyclone II, Том 1: Архитектура Cyclone II — функциональное описание» (PDF) . Альтера . 2007.
- ^ «Документация: устройства Stratix IV» (PDF) . Альтера.com. 11 июня 2008 г. Архивировано из оригинала (PDF) 26 сентября 2011 г. Проверено 1 мая 2013 г.
- ^ http://www.xilinx.com/support/documentation/user_guides/ug070.pdf [ пустой URL PDF ]
- ^ http://www.origin.xilinx.com/support/documentation/white_papers/wp245.pdf [ пустой URL PDF ]
- ^ Дин Такахаши, VentureBeat. « Связь с Intel помогла стартапу по производству чипов Tabula собрать 108 миллионов долларов ». 2 мая 2011 г. Проверено 13 мая 2011 г.
- ^ Jump up to: Перейти обратно: а б Лоуренс Латиф, The Inquirer. « Производитель FPGA утверждает, что превосходит закон Мура ». 27 октября 2010 г. Проверено 12 мая 2011 г.
- ^ EDN Европа. « Xilinx использует 3D-упаковку со сложенными кристаллами ». 1 ноября 2010 г. Проверено 12 мая 2011 г.
- ^ http://www.xilinx.com/support/documentation/white_papers/wp380_Stacked_Silicon_Interconnect_Technology.pdf [ пустой URL PDF ]