Межблочное соединение Intel QuickPath

Межблочное соединение Intel QuickPath ( QPI ) ^{[ 1 ]}^{[ 2 ]} «точка-точка», процессоров — это соединение разработанное Intel , которое заменило внешнюю шину (FSB) в Xeon , Itanium и некоторых настольных платформах, начиная с 2008 года. Оно увеличило масштабируемость и доступную пропускную способность. До объявления названия Intel называла его Common System Interface ( CSI ). ^{[ 3 ]} Более ранние воплощения были известны как «Еще один протокол» (YAP) и YAP+.

QPI 1.1 — это значительно обновленная версия, представленная в Sandy Bridge-EP ( платформа Romley ). ^{[ 4 ]}

QPI был заменен на Intel Ultra Path Interconnect (UPI) в процессорах Skylake -SP Xeon на базе сокета LGA 3647 . ^{[ 5 ]}

Фон

Хотя QPI иногда называют «шиной», он представляет собой межсоединение «точка-точка». Он был разработан, чтобы конкурировать с HyperTransport , который использовался Advanced Micro Devices (AMD) примерно с 2003 года. ^{[ 6 ]}^{[ 7 ]} Intel разработала QPI в Массачусетском центре проектирования микропроцессоров (MMDC) членами группы Alpha Development Group, которую Intel приобрела у Compaq и HP и, в свою очередь, первоначально пришла от Digital Equipment Corporation (DEC). ^{[ 8 ]} О его разработке сообщалось еще в 2004 году. ^{[ 9 ]}

Впервые Intel представила его для процессоров для настольных ПК в ноябре 2008 года на Intel Core i7-9xx и X58 чипсете . Он был выпущен в процессорах Xeon под кодовым названием Nehalem в марте 2009 года и процессорах Itanium в феврале 2010 года (под кодовым названием Tukwila). ^{[ 10 ]}

он был заменен Intel Ultra Path Interconnect Начиная с 2017 года на платформах Xeon Skylake-SP . ^{[ 11 ]}

Выполнение

QPI — это элемент системной архитектуры, которую Intel называет архитектурой QuickPath , которая реализует то, что Intel называет технологией QuickPath . ^{[ 12 ]} В простейшей форме на однопроцессорной материнской плате один QPI используется для подключения процессора к концентратору ввода-вывода (например, для подключения Intel Core i7 к X58 ). В более сложных экземплярах архитектуры отдельные пары каналов QPI соединяют один или несколько процессоров и один или несколько концентраторов ввода-вывода или концентраторов маршрутизации в сети на материнской плате, позволяя всем компонентам получать доступ к другим компонентам через сеть. Как и в случае с HyperTransport, архитектура QuickPath предполагает, что процессоры будут иметь встроенные контроллеры памяти , и обеспечивает архитектуру неоднородного доступа к памяти (NUMA).

Каждый QPI состоит из двух 20-полосных каналов передачи данных «точка-точка», по одному в каждом направлении ( полный дуплекс ), с отдельной парой тактовых импульсов в каждом направлении, всего 42 сигнала. Каждый сигнал представляет собой дифференциальную пару , поэтому общее количество контактов равно 84. 20 линий данных разделены на четыре «квадранта» по 5 дорожек в каждой. Базовой единицей передачи является 80-битный flit , который имеет 8 бит для обнаружения ошибок, 8 бит для «заголовка канального уровня» и 64 бита для данных. Один 80-битный флит передается за два тактовых цикла (четыре 20-битных передачи, по два за такт). Пропускная способность QPI объявляется путем расчета передачи 64 бит (8 байтов) данных каждые два тактовых цикла в каждом направлении. ^{[ 8 ]}

Хотя первоначальные реализации используют одиночные четырехквадрантные связи, спецификация QPI допускает другие реализации. Каждый квадрант можно использовать независимо. На серверах высокой надежности канал QPI может работать в ухудшенном режиме. Если один или несколько из 20+1 сигналов выходят из строя, интерфейс будет работать, используя оставшиеся 10+1 или даже 5+1 сигналы, даже переназначая тактовый сигнал на сигнал данных, если тактовый сигнал выйдет из строя. ^{[ 8 ]} В первоначальной реализации Nehalem использовался полный четырехквадрантный интерфейс для достижения скорости 25,6 ГБ/с (6,4 ГТ/с × 1 байт × 4), что обеспечивает ровно двойную теоретическую пропускную способность системной шины Intel 1600 МГц, используемой в наборе микросхем X48.

Хотя некоторые высокопроизводительные процессоры Core i7 поддерживают QPI, другие «основные» процессоры Nehalem для настольных ПК и мобильных устройств, предназначенные для однопроцессорных плат (например, LGA 1156 Core i3, Core i5 и другие процессоры Core i7 из семейств Lynnfield / Clarksfield и их преемников) не раскрывайте QPI извне, поскольку эти процессоры не предназначены для работы в многосокетных системах.

Однако QPI используется внутри этих чипов для связи с « uncore », который является частью чипа, содержащего контроллеры памяти, PCI Express на стороне ЦП и графический процессор, если таковой имеется; uncore может находиться или не находиться на том же кристалле, что и ядро ЦП, например, оно находится на отдельном кристалле в Вестмире базирующемся в Clarkdale / Arrandale, . ^{[ 13 ]}^{[ 14 ]}^{[ 15 ]}^{[ 16 ]}^: 3

В однопроцессорных чипах, выпущенных после 2009 года, начиная с Lynnfield, Clarksfield, Clarkdale и Arrandale, традиционные функции северного моста интегрированы в эти процессоры, которые, следовательно, обмениваются данными с внешними устройствами через более медленные интерфейсы DMI и PCI Express.

Таким образом, нет необходимости нести расходы на доступ к (бывшему) интерфейсу внешней шины через сокет процессора. ^{[ 17 ]}

Хотя связь QPI между ядром и неядерным процессором отсутствует в настольных и мобильных процессорах Sandy Bridge (как это было, например, в Clarkdale), внутреннее кольцевое соединение между ядрами на кристалле также основано на принципах, лежащих в основе QPI, по крайней мере, в той степени, в которой они что согласованности кэша . касается ^{[ 16 ]}^: 10

Частотные характеристики

Будучи синхронной схемой, QPI работает с тактовой частотой 2,4 ГГц, 2,93 ГГц, 3,2 ГГц, 3,6 ГГц, 4,0 ГГц или 4,8 ГГц (частоты 3,6 ГГц и 4,0 ГГц были представлены на платформе Sandy Bridge-E/EP и 4,8 ГГц). с платформой Haswell-E/EP). Тактовая частота для конкретного канала зависит от возможностей компонентов на каждом конце канала и характеристик пути прохождения сигнала на печатной плате. Неэкстремальные процессоры Core i7 9xx ограничены частотой 2,4 ГГц при стандартной тактовой частоте.

Передача битов происходит как по нарастающему, так и по спадающему фронту тактового сигнала, поэтому скорость передачи вдвое превышает тактовую частоту.

Intel описывает пропускную способность данных (в ГБ/с), считая только 64-битные полезные данные в каждом 80-битном фрагменте. Однако затем Intel удваивает результат, поскольку пара однонаправленных каналов отправки и получения может быть активна одновременно. Таким образом, Intel описывает 20-канальную пару каналов QPI (отправка и прием) с тактовой частотой 3,2 ГГц как имеющую скорость передачи данных 25,6 ГБ/с. Тактовая частота 2,4 ГГц обеспечивает скорость передачи данных 19,2 ГБ/с. В более общем смысле, согласно этому определению, двухканальный 20-полосный QPI передает восемь байтов за такт, по четыре в каждом направлении.

Ставка рассчитывается следующим образом:

3,2 ГГц

× 2 бит/Гц (удвоенная скорость передачи данных)

× 16(20) (биты данных/ширина канала QPI)

× 2 (однонаправленная передача и прием работают одновременно)

÷ 8 (бит/байт)

= 25,6 ГБ/с

Уровни протокола

QPI представляет собой пятиуровневую архитектуру с отдельными физическим, канальным, маршрутным, транспортным и протокольным уровнями. ^{[ 1 ]} В устройствах, предназначенных только для использования QPI «точка-точка» без пересылки, таких как процессоры Core i7-9xx и Xeon DP, транспортный уровень отсутствует, а уровень маршрутизации минимален.

Физический уровень: Физический уровень включает в себя фактическую проводку, дифференциальные передатчики и приемники, а также логику самого низкого уровня, которая передает и принимает блок физического уровня. Единицей физического уровня является 20-битный «фит». Физический уровень передает 20-битный «phit» с использованием одного тактового фронта по 20 каналам, когда все 20 каналов доступны, или по 10 или 5 каналам, когда QPI переконфигурируется из-за сбоя. Обратите внимание, что в дополнение к сигналам данных от передатчика к приемнику передается тактовый сигнал (что упрощает восстановление тактового сигнала за счет дополнительных контактов).
Слой связи: Канальный уровень отвечает за отправку и получение 80-битных битов. Каждый флит отправляется на физический уровень в виде четырех 20-битных фитов. Каждый флит содержит 8-битный CRC, сгенерированный передатчиком канального уровня, и 72-битную полезную нагрузку. Если приемник канального уровня обнаруживает ошибку CRC, приемник уведомляет передатчик через сигнал обратной связи пары, и передатчик повторно отправляет сигнал тревоги. Канальный уровень реализует управление потоком с использованием схемы кредита/дебета, чтобы предотвратить переполнение буфера получателя. Канальный уровень поддерживает шесть различных классов сообщений, что позволяет более высоким уровням отличать потоки данных от сообщений, не содержащих данных, в первую очередь для поддержания согласованности кэша. В сложных реализациях архитектуры QuickPath канальный уровень можно настроить для поддержки отдельных потоков и управления потоками для разных классов. Неясно, необходимо ли это или реализовано ли это для однопроцессорных и двухпроцессорных реализаций.
Уровень маршрутизации: Уровень маршрутизации отправляет 72-битный блок, состоящий из 8-битного заголовка и 64-битной полезной нагрузки. Заголовок содержит пункт назначения и тип сообщения. Когда уровень маршрутизации получает устройство, он проверяет свои таблицы маршрутизации, чтобы определить, достигло ли устройство своего пункта назначения. Если да, то он доставляется на следующий более высокий уровень. В противном случае оно отправляется с правильным исходящим QPI. На устройстве только с одним QPI уровень маршрутизации минимален. Для более сложных реализаций таблицы маршрутизации уровня маршрутизации являются более сложными и изменяются динамически, чтобы избежать сбоев в каналах QPI.
Транспортный уровень: Транспортный уровень не нужен и отсутствует в устройствах, предназначенных только для соединений «точка-точка». Сюда входит Core i7. Транспортный уровень отправляет и получает данные через сеть QPI от своих одноранговых узлов на других устройствах, которые не могут быть подключены напрямую (т. е. данные могли быть перенаправлены через промежуточное устройство). Транспортный уровень проверяет, что данные полны, и если нет, он запрашивает повторную передачу от своего узла.
Уровень протокола: Уровень протокола отправляет и получает пакеты от имени устройства. Типичный пакет представляет собой строку кэша памяти. Уровень протокола также участвует в поддержании согласованности кэша, отправляя и получая соответствующие сообщения.

См. также

Ссылки

^ Перейти обратно: ^а ^б «Введение в Intel QuickPath Interconnect» (PDF) . Корпорация Интел. 30 января 2009 года . Проверено 14 июня 2011 г.
↑ Отчет DailyTech. Архивировано 17 октября 2013 г. на Wayback Machine , получено 21 августа 2007 г.
^ Ева Гласс (16 мая 2007 г.). «Раскрыто название Intel CSI: медленно, медленно, быстро, быстро, медленно» . Спрашивающий . Архивировано из оригинала 10 июня 2012 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )
^ Дэвид Кантер (20 июля 2011 г.). «Развитие быстрого пути Intel» . Realworldtech.com . Проверено 21 января 2014 г.
^ SoftPedia: Intel планирует заменить Xeon своей новой суперплатформой Purley на базе Skylake
^ Габриэль Торрес (25 августа 2008 г.). «Все, что вам нужно знать о интерфейсе QuickPath Interconnect (QPI)» . Аппаратные секреты . Проверено 23 января 2017 г.
^ Чарли Демерджян (13 декабря 2005 г.). «Intel Intel проиграла Тэнглвуду» . Спрашивающий . Архивировано из оригинала 3 сентября 2010 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )
^ Перейти обратно: ^а ^б ^с Дэвид Кантер (28 августа 2007 г.). «Общий системный интерфейс: будущее межсоединение Intel» . Реальные мировые технологии . Проверено 14 августа 2014 г.
^ Ева Гласс (12 декабря 2004 г.). «Intel Whitefield имеет четырехъядерную форму IA-32» . Спрашивающий . Архивировано из оригинала 24 мая 2009 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )
^ Дэвид Кантер (5 мая 2006 г.). «Intel Tukwila подтвержден как четырехъядерный» . Реальные мировые технологии . Архивировано из оригинала 10 мая 2012 года . Проверено 13 сентября 2013 г.
^ «Технический обзор семейства масштабируемых процессоров Intel® Xeon®» .
^ «Intel демонстрирует первый в отрасли 32-нм чип и микропроцессорную архитектуру нового поколения Nehalem» . Архивировано из оригинала 2 января 2008 г. Проверено 31 декабря 2007 г.
^ Крис Анджелини (07 сентября 2009 г.). «QPI, интегрированная память, PCI Express и LGA 1156 — Intel Core i5 и Core i7: выдающееся достижение Intel для массового рынка» . Tomshardware.com . Проверено 21 января 2014 г.
^ Опубликовано 25 января 2010 г. Ричардом Суинберном (25 января 2010 г.). «Функция — Производительность графики Intel GMA HD» . bit-tech.net . Проверено 21 января 2014 г. {{cite web}}: CS1 maint: числовые имена: список авторов ( ссылка )
^ «32-нм процессор и графический процессор Intel Clarkdale протестированы (снова) — ЦП — Функция» . HEXUS.net. 25 сентября 2009 г. Проверено 21 января 2014 г.
^ Перейти обратно: ^а ^б Одед Лемпель (28 июля 2013 г.). «Семейство процессоров Intel Core 2-го поколения: Intel Core i7, i5 и i3» (PDF) . hotchips.org . Архивировано из оригинала (PDF) 29 июля 2020 г. Проверено 21 января 2014 г.
^ Лили Луи, Стефан Журдан, Переход микроархитектур Intel® следующего поколения (Nehalem и Westmere) в массовое производство. Архивировано 2 августа 2020 г. на Wayback Machine , Hot Chips 21, 24 августа 2009 г.

Внешние ссылки

Введение в Intel QuickPath Interconnect
Обзор межсоединения Intel QuickPath (PDF)
Что вам нужно знать о процессоре Intel Nehalem , Ars Technica , 9 апреля 2008 г., Джон Стоукс
Первый взгляд на микроархитектуру Nehalem: шина QPI , 2 ноября 2008 г., Илья Гавриченков
Общий системный интерфейс: будущее межсоединение Intel , 28 августа 2007 г., Дэвид Кантер

[Intel_QPI-1] Перейти обратно: ^а ^б «Введение в Intel QuickPath Interconnect» (PDF) . Корпорация Интел. 30 января 2009 года . Проверено 14 июня 2011 г.

[2] Отчет DailyTech. Архивировано 17 октября 2013 г. на Wayback Machine , получено 21 августа 2007 г.

[3] Ева Гласс (16 мая 2007 г.). «Раскрыто название Intel CSI: медленно, медленно, быстро, быстро, медленно» . Спрашивающий . Архивировано из оригинала 10 июня 2012 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )

[4] Дэвид Кантер (20 июля 2011 г.). «Развитие быстрого пути Intel» . Realworldtech.com . Проверено 21 января 2014 г.

[softpedia_purley-5] SoftPedia: Intel планирует заменить Xeon своей новой суперплатформой Purley на базе Skylake

[6] Габриэль Торрес (25 августа 2008 г.). «Все, что вам нужно знать о интерфейсе QuickPath Interconnect (QPI)» . Аппаратные секреты . Проверено 23 января 2017 г.

[7] Чарли Демерджян (13 декабря 2005 г.). «Intel Intel проиграла Тэнглвуду» . Спрашивающий . Архивировано из оригинала 3 сентября 2010 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )

[realworld-8] Перейти обратно: ^а ^б ^с Дэвид Кантер (28 августа 2007 г.). «Общий системный интерфейс: будущее межсоединение Intel» . Реальные мировые технологии . Проверено 14 августа 2014 г.

[9] Ева Гласс (12 декабря 2004 г.). «Intel Whitefield имеет четырехъядерную форму IA-32» . Спрашивающий . Архивировано из оригинала 24 мая 2009 года . Проверено 13 сентября 2013 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )

[10] Дэвид Кантер (5 мая 2006 г.). «Intel Tukwila подтвержден как четырехъядерный» . Реальные мировые технологии . Архивировано из оригинала 10 мая 2012 года . Проверено 13 сентября 2013 г.

[11] «Технический обзор семейства масштабируемых процессоров Intel® Xeon®» .

[12] «Intel демонстрирует первый в отрасли 32-нм чип и микропроцессорную архитектуру нового поколения Nehalem» . Архивировано из оригинала 2 января 2008 г. Проверено 31 декабря 2007 г.

[13] Крис Анджелини (07 сентября 2009 г.). «QPI, интегрированная память, PCI Express и LGA 1156 — Intel Core i5 и Core i7: выдающееся достижение Intel для массового рынка» . Tomshardware.com . Проверено 21 января 2014 г.

[14] Опубликовано 25 января 2010 г. Ричардом Суинберном (25 января 2010 г.). «Функция — Производительность графики Intel GMA HD» . bit-tech.net . Проверено 21 января 2014 г. {{cite web}}: CS1 maint: числовые имена: список авторов ( ссылка )

[15] «32-нм процессор и графический процессор Intel Clarkdale протестированы (снова) — ЦП — Функция» . HEXUS.net. 25 сентября 2009 г. Проверено 21 января 2014 г.

[hotchips-2nd-gen-16] Перейти обратно: ^а ^б Одед Лемпель (28 июля 2013 г.). «Семейство процессоров Intel Core 2-го поколения: Intel Core i7, i5 и i3» (PDF) . hotchips.org . Архивировано из оригинала (PDF) 29 июля 2020 г. Проверено 21 января 2014 г.

[17] Лили Луи, Стефан Журдан, Переход микроархитектур Intel® следующего поколения (Nehalem и Westmere) в массовое производство. Архивировано 2 августа 2020 г. на Wayback Machine , Hot Chips 21, 24 августа 2009 г.

[ 1 ]

[ 2 ]

[ 3 ]

[ 4 ]

[ 5 ]

[ 6 ]

[ 7 ]

[ 8 ]

[ 9 ]

[ 10 ]

[ 11 ]

[ 12 ]

[ 13 ]

[ 14 ]

[ 15 ]

[ 16 ]

[ 17 ]

v т и Intel Технология
Platforms	Centrino Centrino 2 Viiv MID Tablet CULV Ultrabook Skulltrail NUC Galileo Edison Curie Evo
Discontinued	Common Building Block MultiProcessor Specification Intel Communication Streaming Architecture Intel Inboard 386 Intel Play MMC-1 MMC-2
Current	Advanced Programmable Interrupt Controller CNVi Intel Turbo Boost vPro Intel Secure Key Intel Management Engine Active Management Technology AMT versions High-bandwidth Digital Content Protection High Definition Audio Hub Architecture Rapid Storage Technology SpeedStep Serial Digital Video Out Host Embedded Controller Interface Hyper-threading Omni-Path Platform Environment Control Interface QuickPath Interconnect Platform Controller Hub System Management Bus Thunderbolt Ultra Path Interconnect
Upcoming	Silicon Photonics Link

v т и Технические и фактические стандарты для проводных компьютерных шин
General	System bus Front-side bus Back-side bus Daisy chain Control bus Address bus Bus contention Bus mastering Network on a chip Plug and play List of bus bandwidths
Standards	SS-50 bus S-100 bus Multibus Unibus VAXBI MBus STD Bus SMBus Q-Bus Europe Card Bus ISA STEbus Zorro II Zorro III CAMAC FASTBUS LPC HP Precision Bus EISA VME VXI VXS VPX NuBus TURBOchannel MCA SBus VLB HP GSC bus InfiniBand Ethernet UPA PCI PCI Extended (PCI-X) PXI PCI Express (PCIe) AGP Compute Express Link (CXL) Direct Media Interface (DMI) RapidIO Intel QuickPath Interconnect NVLink HyperTransport Infinity Fabric Intel Ultra Path Interconnect Coherent Accelerator Processor Interface (CAPI) SpaceWire
Storage	ST-506 ESDI IPI SMD Parallel ATA (PATA) Bus and Tag DSSI HIPPI Serial ATA (SATA) SCSI Parallel SAS ESCON Fibre Channel SSA SATAe PCI Express (via AHCI or NVMe logical device interface)
Peripheral	Apple Desktop Bus Atari SIO DCB Commodore bus HP-IL HIL MIDI RS-232 RS-422 RS-423 RS-485 Lightning DMX512-A IEEE-488 (GPIB) IEEE-1284 (parallel port) IEEE-1394 (FireWire) UNI/O 1-Wire I²C (ACCESS.bus, PMBus, SMBus) I3C SPI D²B Parallel SCSI Profibus USB Camera Link External PCIe Thunderbolt
Audio	ADAT Lightpipe AES3 Intel HD Audio I²S MADI McASP S/PDIF TOSLINK
Portable	PC Card ExpressCard
Embedded	Multidrop bus CoreConnect AMBA (AXI) Wishbone SLIMbus
Interfaces are listed by their speed in the (roughly) ascending order, so the interface at the end of each section should be the fastest. Category