Вычислительная Экспресс-ссылка
 | |
| Год создания | 2019 |
|---|---|
| Создано | Интел |
| Количество устройств | 4096 |
| Скорость | Полный дуплекс 1.x , 2,0 (32 ГТ/с ):
3.x (64 ГТ/с ):
|
| Стиль | Серийный |
| Веб-сайт | www |
Compute Express Link ( CXL ) — это открытый стандарт для высокоскоростных и высокопроизводительных соединений центрального процессора (ЦП) с устройством и ЦП с памятью, предназначенный для высокопроизводительных компьютеров центров обработки данных . [1] [2] [3] [4] CXL построен на физическом и электрическом интерфейсе последовательного PCI Express на основе PCIe (PCIe) и включает протокол блочного ввода-вывода (CXL.io) и новые с когерентным кэшем протоколы для доступа к системной памяти (CXL.cache) и памяти устройства (CXL). .мем). Возможности последовательной связи и объединения в пулы позволяют памяти CXL преодолевать ограничения производительности и упаковки сокетов обычной памяти DIMM при реализации большой емкости хранилища. [5] [6]
История
[ редактировать ]Технология CXL была первоначально разработана Intel . Консорциум CXL был образован в марте 2019 года членами-основателями Alibaba Group , Cisco Systems , Dell EMC , Meta , Google , Hewlett Packard Enterprise (HPE), Huawei , Intel Corporation и Microsoft . [7] [8] и официально зарегистрирован в сентябре 2019 года. [9] По состоянию на январь 2022 года AMD , Nvidia , Samsung Electronics и Xilinx к учредителям в совете директоров присоединились , а ARM , Broadcom , Ericsson , IBM , Keysight , Kioxia , Marvell Technology , Mellanox , Microchip Technology , Micron , Oracle Corporation , Qualcomm , Rambus , Renesas , Seagate , SK Hynix , Synopsys и Western Digital , среди прочих, внесли свой вклад. [10] [11] В число отраслевых партнеров входят PCI-SIG , [12] Ген-Z , [13] СНИА , [14] и ДМТФ . [15]
2 апреля 2020 года консорциумы Compute Express Link и Gen-Z объявили о планах по обеспечению совместимости между двумя технологиями. [16] [17] первые результаты будут представлены в январе 2021 года. [18] 10 ноября 2021 года спецификации и активы Gen-Z были переданы CXL, чтобы сосредоточиться на разработке единого отраслевого стандарта. [19] На момент этого объявления 70% членов Gen-Z уже присоединились к Консорциуму CXL. [20]
1 августа 2022 года спецификации и активы OpenCAPI были переданы консорциуму CXL. [21] [22] в который теперь входят компании, разрабатывающие технологии когерентного соединения памяти, такие как открытые стандарты OpenCAPI (IBM), Gen-Z (HPE) и CCIX (Xilinx), а также собственные InfiniBand / RoCE (Mellanox), Infinity Fabric (AMD), Omni-Path и QuickPath / Ultra Path (Intel) и NVLink/NVSwitch (Nvidia). Протоколы [23]
Технические характеристики
[ редактировать ]11 марта 2019 года была выпущена спецификация CXL 1.0 на основе PCIe 5.0. [8] Он позволяет центральному процессору получать доступ к общей памяти на устройствах-ускорителях с помощью протокола, согласованного с кэшем. Спецификация CXL 1.1 была выпущена в июне 2019 года.
10 ноября 2020 г. была выпущена спецификация CXL 2.0. В новой версии добавлена поддержка переключения CXL, позволяющая подключать несколько устройств CXL 1.x и 2.0 к хост-процессору CXL 2.0 и/или объединять каждое устройство с несколькими хост-процессорами в распределенной общей памяти и дезагрегированного хранилища конфигурациях ; он также обеспечивает целостность устройства и шифрование данных. [24] Увеличение пропускной способности по сравнению с CXL 1.x отсутствует, поскольку CXL 2.0 по-прежнему использует PHY PCIe 5.0.
2 августа 2022 года была выпущена спецификация CXL 3.0, основанная на физическом интерфейсе PCIe 6.0 и кодировании PAM-4 с удвоенной пропускной способностью; новые функции включают в себя возможности коммутации с многоуровневой коммутацией и несколькими типами устройств на порт, а также улучшенную согласованность с одноранговым DMA и разделением памяти. [25] [26]
14 ноября 2023 г. была выпущена спецификация CXL 3.1.
Реализации
[ редактировать ]2 апреля 2019 года Intel анонсировала семейство FPGA Agilex с CXL. [27]
11 мая 2021 года компания Samsung анонсировала модуль расширения памяти на базе DDR5 емкостью 128 ГБ, который позволяет увеличить объем памяти на терабайтный уровень наряду с высокой производительностью для использования в центрах обработки данных и, возможно, в ПК следующего поколения. [28] Обновленная версия на 512 ГБ на базе фирменного контроллера памяти вышла 10 мая 2022 года. [29]
В 2021 году анонсирована поддержка CXL 1.1 для Intel Sapphire Rapids . процессоров [30] и процессоры AMD Zen 4 EPYC «Genoa» и «Bergamo». [31]
Устройства CXL были показаны на конференции ACM/IEEE Supercomputing Conference (SC21) такими поставщиками, как Intel, [32] Astera, Rambus, Synopsys, Samsung и Teledyne LeCroy . [33] [34] [35]
Протоколы
[ редактировать ]Уровень транзакций CXL состоит из трех динамически мультиплексированных (они изменяются по мере необходимости) подпротоколов в одном канале: [36] [37] [24]
- CXL.io - основан на PCIe 5.0 (и PCIe 6.0 после CXL 3.0) с некоторыми улучшениями, он обеспечивает настройку, инициализацию и управление каналами, обнаружение и перечисление устройств, прерывания, DMA и доступ к регистровому вводу-выводу с использованием некогерентной нагрузки. /магазины. [38]
- CXL.cache – определяет взаимодействие между хостом и устройством, [38] позволяет периферийным устройствам согласованно получать доступ и кэшировать память центрального процессора с помощью интерфейса запроса/ответа с низкой задержкой.
- CXL.mem — позволяет центральному процессору когерентно обращаться к памяти, подключенной к устройству, с помощью команд загрузки/сохранения как для энергозависимого (ОЗУ), так и для постоянного энергонезависимого (флэш-памяти) хранилища. [38]
Протоколы CXL.cache и CXL.mem работают с общим канальным/транзакционным уровнем, который отделен от канального уровня и уровня транзакций протокола CXL.io. Эти протоколы/уровни мультиплексируются вместе с помощью блока арбитража и мультиплексирования (ARB/MUX) перед транспортировкой по стандартному PHY PCIe 5.0 с использованием блока управления потоком (FLIT) фиксированной ширины 528 бит (66 байт), состоящего из четырех 16-байтовых данных. «слоты» и двухбайтовое значение циклического избыточного кода (CRC). [37] CXL FLIT инкапсулирует стандартные пакеты уровня транзакций (TLP) PCIe и канал передачи данных.Данные Layer Packet (DLLP) с форматом переменного размера кадра. [39] [40]
CXL 3.0 представляет 256-байтовый FLIT в режиме передачи PAM-4.
Типы устройств
[ редактировать ]CXL предназначен для поддержки трех основных типов устройств: [24]
- Тип 1 (CXL.io и CXL.cache) — когерентный доступ к памяти хоста, специализированным ускорителям (таким как smart NIC , PGAS NIC и NIC Atomics) без локальной памяти. Устройства полагаются на когерентный доступ к памяти центрального процессора. [38]
- Тип 2 (CXL.io, CXL.cache и CXL.mem) — когерентный доступ к памяти хоста и памяти устройства, ускорителям общего назначения ( GPU , ASIC или FPGA ) с высокопроизводительной локальной памятью GDDR или HBM . Устройства могут когерентно обращаться к памяти ЦП хоста и/или обеспечивать когерентный или некогерентный доступ к локальной памяти устройства из ЦП хоста. [38]
- Тип 3 (CXL.io и CXL.mem) — разрешает хосту доступ и управление памятью подключенного устройства, платами расширения памяти и постоянной памятью. Устройства предоставляют центральному процессору доступ с малой задержкой к локальному DRAM или энергонезависимому хранилищу с байтовой адресацией. [38]
Устройства типа 2 реализуют два режима когерентности памяти, управляемые драйвером устройства. В режиме смещения устройства устройство напрямую обращается к локальной памяти, и ЦП не выполняет кэширование; в режиме смещения хоста контроллер кэша центрального процессора обрабатывает весь доступ к памяти устройства. Режим когерентности можно настроить индивидуально для каждой страницы размером 4 КБ, хранящейся в таблице трансляции в локальной памяти устройств Типа 2. В отличие от других протоколов согласованности памяти между процессорами, эта схема требует только, чтобы контроллер памяти центрального процессора реализовал агент кэша; такой асимметричный подход снижает сложность реализации и уменьшает задержку. [37]
В CXL 2.0 добавлена поддержка переключения в древовидных структурах устройств, что позволяет устройствам PCIe, CXL 1.1 и CXL 2.0 формировать виртуальные иерархии одно- и многологических устройств, которыми могут управлять несколько хостов. [41]
В CXL 3.0 режимы смещения заменены улучшенной семантикой согласованности, что позволяет устройствам типа 2 и типа 3 аннулировать данные в кэше хоста, когда устройство вносит изменения в локальную память. Повышенная когерентность также помогает реализовать одноранговую передачу данных в виртуальной иерархии устройств в одном домене когерентности. Он также поддерживает совместное использование памяти одного и того же сегмента памяти несколькими устройствами, в отличие от объединения памяти, когда каждому устройству назначается отдельный сегмент. [42]
CXL 3.0 позволяет использовать несколько устройств типа 1 и типа 2 на каждый корневой порт CXL; он также добавляет многоуровневую коммутацию, помогая реализовать структуры устройств с недеревьевыми топологиями, такими как сетка, кольцо или сплайн/лист. Каждый узел может быть хостом или устройством любого типа. Устройства типа 3 могут реализовать режим Global Fabric Attached Memory (GFAM), который подключает устройство памяти к узлу коммутатора, не требуя прямого подключения к хосту. Устройства и хосты используют механизм адресации маршрутизации на основе портов (PBR), который поддерживает до 4096 узлов. [42]
Устройства
[ редактировать ]В мае 2022 года стали доступны первые устройства емкостью 512 ГБ с объемом памяти в 4 раза больше, чем у предыдущих устройств. [43]
Задержка
[ редактировать ]Контроллеры памяти CXL обычно добавляют задержку около 200 нс. [44]
См. также
[ редактировать ]- Когерентный интерфейс процессора-ускорителя (CAPI)
- Universal Chiplet Interconnect Express (UCIe)
- Блок обработки данных (ДПУ)
Ссылки
[ редактировать ]- ^ «О CXL» . Вычислить Экспресс-ссылку . Проверено 9 августа 2019 г.
- ^ «Synopsys представляет первое в отрасли IP-решение Compute Express Link (CXL), обеспечивающее революционную производительность в SoC с интенсивным использованием данных» . финансы.yahoo.com . Yahoo! Финансы . Проверено 9 ноября 2019 г.
- ^ «Веха в перемещении данных» . Отдел новостей Intel . Интел . Проверено 9 ноября 2019 г.
- ^ «Консорциум Compute Express Link (CXL) официально регистрируется; объявляет о расширении состава совета директоров» . www.businesswire.com . Деловой провод . 17 сентября 2019 г. Проверено 9 ноября 2019 г.
- ^ «СтекПуть» . www.electronicdesign.com . 13 октября 2021 г. Проверено 3 февраля 2023 г.
- ^ Манн, Тобиас (05 декабря 2022 г.). «Насколько плоха задержка памяти CXL?» . Следующая платформа . Проверено 3 февраля 2023 г.
- ^ Калверт, Уилл (13 марта 2019 г.). «Intel, Google и другие объединяют усилия для создания межсетевого соединения CXL» . www.datacenterdynamics.com .
- ^ Jump up to: а б Катресс, Ян. «Выпущена спецификация CXL 1.0: новое отраслевое высокоскоростное межсетевое соединение от Intel» . Анандтех . Проверено 9 августа 2019 г.
- ^ «Консорциум Compute Express Link (CXL) официально регистрируется; объявляет о расширении состава совета директоров» . www.businesswire.com . 17 сентября 2019 г.
- ^ «Compute Express Link: наши участники» . Консорциум CXL . 2020 . Проверено 25 сентября 2020 г.
- ^ Papermaster, Марк (18 июля 2019 г.). «AMD присоединяется к консорциуму для продвижения CXL, нового высокоскоростного межсоединения, обеспечивающего революционную производительность» . Сообщество.AMD . Проверено 25 сентября 2020 г.
- ^ «Консорциум CXL и PCI-SIG объявляют о соглашении о взаимопонимании по маркетингу» . 23 сентября 2021 г.
- ^ «Промышленные связи» .
- ^ «Консорциум SNIA и CXL формирует стратегический альянс» . 3 ноября 2020 года. Архивировано из оригинала 16 января 2022 года . Проверено 16 января 2022 г.
- ^ «Консорциум DMTF и CXL создает рабочий реестр» . 14 апреля 2020 г.
- ^ «Консорциум CXL и Консорциум Gen-Z объявляют о соглашении о взаимопонимании» (PDF) . Бивертон, Орегон. 2 апреля 2020 г. Проверено 25 сентября 2020 г.
- ^ «Консорциум CXL и Консорциум Gen-Z объявляют о соглашении о взаимопонимании» . 2 апреля 2020 г. Проверено 11 апреля 2020 г.
- ^ «Обновление Меморандума о взаимопонимании Консорциума CXL™ и Консорциума Gen-Z™: путь к протоколу» . 24 июня 2021 г.
- ^ Консорциум, CXL (10 ноября 2021 г.). «Исследование будущего» . Вычислить Экспресс-ссылку .
- ^ «CXL поглотит поколение Z» . 9 декабря 2021 г.
- ^ OpenCAPI будет преобразован в CXL - CXL станет доминирующим стандартом взаимодействия ЦП
- ^ Консорциум CXL и Консорциум OpenCAPI подписывают письмо о намерении передать спецификации OpenCAPI в CXL
- ^ Морган, Тимоти Прикетт (23 ноября 2021 г.). «Наконец, последовательная стратегия межсетевого взаимодействия: CXL поглощает поколение Z» . Следующая платформа .
- ^ Jump up to: а б с «Compute Express Link (CXL): все, что вам нужно знать» . Рамбус .
- ^ «Анонсирована версия Compute Express Link (CXL) 3.0: удвоенная скорость и гибкие фабрики» .
- ^ «Compute Express Link (CXL) 3.0 дебютирует и побеждает в войнах за межсоединение процессоров» . 2 августа 2022 г.
- ^ «Как новое семейство FPGA Intel Agilex пересекается с матрицей когерентных межсоединений CXL?» . ПСЖ@Интел . 03 мая 2019 г. Проверено 9 августа 2019 г.
- ^ «Samsung представляет первый в отрасли модуль памяти, включающий новый стандарт межсоединения CXL» . Samsung . 11 мая 2021 г. Проверено 11 мая 2021 г.
- ^ «Samsung Electronics представляет первый в отрасли модуль памяти CXL емкостью 512 ГБ» .
- ^ «День архитектуры Intel 2021» . Интел .
- ^ Пол Алкорн (8 ноября 2021 г.). «AMD представляет план развития процессоров Zen 4: 96-ядерный 5-нм процессор Genoa в 2022 году, 128-ядерный Bergamo в 2023 году» . Аппаратное обеспечение Тома .
- ^ Патрик Кеннеди (7 декабря 2021 г.). «Intel Sapphire Rapids CXL с Emmitsburg PCH, представленный на SC21» . Служите дому . Проверено 18 ноября 2022 г.
- ^ «CXL делает все возможное» . 10 декабря 2021 г.
- ^ «Консорциум CXL демонстрирует первые публичные демонстрации технологии Compute Express Link на SC21» . HPCwire .
- ^ Консорциум, CXL (16 декабря 2021 г.). «Консорциум CXL произвел фурор на выставке Supercomputing 2021 (SC21)» . Вычислить Экспресс-ссылку .
- ^ «Введение в Compute Express Link (CXL): прорыв в межсетевом соединении между процессором и устройством — Compute Express Link» . www.computeexpresslink.org . 23 сентября 2019 г. Проверено 16 июля 2024 г.
- ^ Jump up to: а б с «Стандарт Compute Express Link | DesignWare IP | Synopsys» . www.synopsys.com .
- ^ Jump up to: а б с д и ж Консорциум CXL (2 апреля 2021 г.). Введение в технологию Compute Express Link™ (CXL™) . Проверено 16 июля 2024 г. - через YouTube.
- ^ Консорциум, CXL (23 сентября 2019 г.). «Введение в Compute Express Link (CXL): прорыв в соединении процессора с устройством» . Вычислить Экспресс-ссылку .
- ^ https://www.flashmemorysummit.com/Proceedings2019/08-07-Wednesday/20190807_CTRL-202A-1_Lender.pdf [ пустой URL PDF ]
- ^ Дэнни Волкинд и Элад Шлисберг (15 июня 2022 г.). «CXL 1.1 против CXL 2.0 – в чем разница?» (PDF) . Унифабрикикс . Проверено 18 ноября 2022 г.
- ^ Jump up to: а б https://www.computeexpresslink.org/_files/ugd/0c1418_a8713008916044ae9604405d10a7773b.pdf [ пустой URL PDF ]
- ^ «Samsung Electronics представляет первый в отрасли модуль памяти CXL емкостью 512 ГБ» (пресс-релиз). Samsung. 10 мая 2022 г.
- ^ Манн, Тобиас (05 декабря 2022 г.). «Насколько плоха задержка памяти CXL?» . Следующая платформа . Проверено 3 февраля 2023 г.
