Список симуляторов HDL

Симуляторы HDL — это пакеты программного обеспечения, которые имитируют выражения, написанные на одном из языков описания оборудования , например VHDL , Verilog , SystemVerilog .

На этой странице перечислены текущие и исторические HDL симуляторы, ускорители, эмуляторы и т. д.

Собственные симуляторы

Список симуляторов HDL в алфавитном порядке по названию
Название симулятора	Автор/компания	Языки	Описание
Актив-ЛПВП / Ривьера-ПРО	Альдек	VHDL-1987,-1993,-2002,-2008,-2019 V1995, V2001, V2005, SV2009, SV2012, SV2017	Active-HDL — это симулятор Aldec на базе Windows с полной средой графического ввода и проверки HDL, предназначенный для приложений FPGA и SoC FPGA. Riviera-PRO — это симулятор Aldec на базе Windows/Linux с полной средой проверки, предназначенный для приложений FPGA, SoC FPGA и ASIC. Оба симулятора Aldec являются наиболее экономичными симуляторами в отрасли, обладают расширенными возможностями отладки и высокопроизводительными механизмами моделирования, поддерживают расширенные методологии проверки, такие как проверка на основе утверждений и UVM. Симуляторы Aldec имеют полную реализацию VHDL-2008 и являются первыми, предлагающими функции VHDL-2019. Aldec предлагает самый экономичный коммерческий симулятор в отрасли.
Эол-ДС	Huada Empyrean Software Co., Ltd.	В2001	Aeolus-DS является частью симулятора Aeolus, предназначенного для моделирования схем смешанных сигналов. Aeolus-DS поддерживает чистое моделирование Verilog.
ПриветЛо	Терадин		Использовался в 1980-х годах.
Острый симулятор предприятия («большая тройка»)	Системы проектирования Cadence	ВХДЛ-1987,-1993,-2002,-2008, В2001, СВ2005, СВ2009, СВ2012, СВ2017	Cadence первоначально приобрела Gateway Design, тем самым приобретя Verilog-XL. В ответ на конкуренцию со стороны более быстрых симуляторов компания Cadence разработала собственный симулятор на компилируемом языке NC-Verilog. Современная версия семейства NCsim, называемая Incisive Enterprise Simulator, включает поддержку Verilog, VHDL и SystemVerilog. Он также обеспечивает поддержку языка электронной проверки и быстрого ядра моделирования SystemC.
Симулятор ИСЭ	Ксилинкс	ВХДЛ-93, В2001	Симулятор Xilinx поставляется в комплекте с ISE Design Suite. ISE Simulator (ISim) обеспечивает поддержку языкового моделирования в смешанном режиме, включая, помимо прочего, моделирование проектов, предназначенных для FPGA и CPLD Xilinx.
Симулятор облака метрик	Метрики Технологии	СВ2012	Симулятор SystemVerilog, используемый на облачной платформе Metrics. Включает в себя все стандартные функции современного симулятора SystemVerilog, включая отладку, API, язык и поддержку тестовых стендов.
ModelSim / This («большая тройка»)	Наставник Графика	ВХДЛ-1987,-1993,-2002,-2008, В2001, СВ2005, СВ2009, СВ2012, СВ2017	Оригинальный симулятор Modeltech (VHDL) был первым симулятором на нескольких языках, способным совместно моделировать объекты проектирования VHDL и Verilog. В 2003 году ModelSim 5.8 стал первым симулятором, который начал поддерживать функции стандарта Accellera SystemVerilog 3.0. ^[1] В 2005 году компания Mentor представила Questa, чтобы обеспечить высокопроизводительное моделирование Verilog и SystemVerilog и расширить возможности проверки за счет более продвинутых методологий, таких как проверка на основе утверждений и функциональное покрытие. Сегодня Questa является ведущим высокопроизводительным симулятором SystemVerilog и Mixed, поддерживающим полный набор методологий, включая отраслевые стандарты OVM и UVM. ModelSim по-прежнему является ведущим симулятором проектирования FPGA.
МПСим	Аксиома Автоматизация проектирования	В2001, В2005, СВ2005, СВ2009	MPsim — это быстро компилируемый симулятор с полной поддержкой Verilog, SystemVerilog и SystemC. Он включает в себя Designer, интегрированную среду отладки Verilog и SystemVerilog, а также встроенную поддержку многопроцессорного моделирования.
Чистая Скорость	линия фронта	В1995 г.	Первый симулятор Verilog, доступный в ОС Windows. У симулятора был аналог, основанный на цикле, под названием CycleDrive. FrontLine был продан Avant! в 1998 году, который позже был приобретен Synopsys в 2002 году. Synopsys прекратила выпуск Purespeed в пользу своего хорошо зарекомендовавшего себя симулятора VCS.
Симулятор Quartus II (Пересечение)	Другой	ВХДЛ-1993, В2001, СВ2005	Симулятор Altera, поставляемый в комплекте с программным обеспечением для проектирования Quartus II версии 11.1 и более поздних версий. Поддерживает Verilog, VHDL и AHDL .
СИЛОСЫ	Сильвако	В2001	Один из недорогих интерпретируемых симуляторов Verilog, Silos III от SimuCad, пользовался большой популярностью в 1990-х годах. После приобретения SimuCad компанией Silvaco Silos стал частью набора инструментов Silvaco EDA.
ПОХОЖИЙ VHDL	Симфония ЭДА	ВХДЛ-1993	Еще один недорогой симулятор VHDL с графическим пользовательским интерфейсом и встроенным средством просмотра сигналов. Их веб-сайт не обновлялся уже довольно давно. Вы больше не сможете приобрести программное обеспечение. Бесплатная версия работает, но вам придется запросить лицензию по электронной почте.
РАЗГРОМИТЬ	Интеграция дельфинов	В1995, В2001, ВХДЛ-1993	SMASH — это многоязычный симулятор смешанных сигналов для проектирования микросхем и печатных плат. Он использует синтаксис SPICE для аналоговых описаний, Verilog-HDL и VHDL для цифровых, Verilog-A/AMS, VHDL-AMS и ABCD (комбинация SPICE и C) для аналоговых поведенческих алгоритмов и C для алгоритмов DSP.
Спидсим	Системы проектирования Cadence	В1995 г.	Симулятор на основе цикла, первоначально разработанный в DEC. Разработчики DEC выделились в компанию Quickturn Design Systems. Позже Quickturn была приобретена компанией Cadence, которая прекратила выпуск продукта в 2005 году. Speedsim отличался инновационной архитектурой с разделением битов, которая поддерживала параллельное моделирование до 32 тестов.
Супер-ФинСим	Финтроник	В2001	Этот симулятор доступен на нескольких платформах и соответствует стандарту IEEE 1364-2001.
ФИРМА / Текссим	ФИРМА/КАЛМА/GE	TDL (жесткий язык проектирования)	Впервые описан в статье 1972 года, использовался в 1980-х годах поставщиками ASIC, такими как LSI Logic, GE.
ВКС («большая тройка»)	Синопсис	ВХДЛ-1987,-1993,-2002,-2008, В2001, СВ2005, СВ2009, СВ2012, СВ2017	Первоначально разработан Джоном Сангинетти, Питером Эйхенбергером и Майклом Макнамарой в рамках стартап-компании Chronologic Simulation, которая была приобретена ViewLogic Systems в 1994 году. Впоследствии ViewLogic была приобретена Synopsys в 1997 году. VCS постоянно находилась в активной разработке и стала пионером в моделировании компилированного кода. , встроенный тестовый стенд и поддержка SystemVerilog, а также унифицированные технологии компилятора. Сегодня VCS обеспечивает комплексную поддержку всех методологий и языков функциональной верификации (включая VHDL, Verilog, SystemVerilog, Verilog AMS, SystemC и C/C++), а также передовые технологии моделирования, включая встроенное малое энергопотребление, x-распространение, анализ недостижимости и точные методы моделирования. - зернистый параллелизм.
Верилоггер Экстрим / Про	Синаптикад	В2001, В1995	Verilogger Pro — это недорогой интерпретируемый симулятор, основанный на базе кода VeriWell Эллиота Медника. Verilogger Extreme — это новый симулятор с скомпилированным кодом, совместимый с Verilog-2001 и намного более быстрый, чем Pro.
Верилог-XL	Системы проектирования Cadence	В1995 г.	Оригинальный симулятор Verilog, Verilog-XL от Gateway Design, был первым (и единственным на какое-то время) симулятором Verilog, прошедшим проверку подлинности ASIC. После приобретения компанией Cadence Design Systems Verilog-XL с годами изменился очень мало, сохранив механизм интерпретируемого языка и заморозив языковую поддержку на Verilog-1995. Cadence рекомендует Incisive Enterprise Simulator для новых дизайнерских проектов, поскольку XL больше не находится в активной разработке. Тем не менее, XL продолжает находить применение в компаниях с большими базами кода устаревшего Verilog. Многие ранние кодовые базы Verilog будут правильно моделировать только в Verilog-XL из-за различий в языковой реализации других симуляторов.
истины	Сугавара Системы	В2001	Это недорогой вариант, работающий только на Windows. Он может похвастаться встроенным средством просмотра сигналов и быстрым выполнением.
Симулятор Xilinx (XSIM)	Ксилинкс	VHDL-1993,-2002 (подмножество),-2008 (подмножество), ^[2] В2001, В2005, СВ2009, СВ2012, СВ2017	Xilinx Simulator (XSIM) входит в состав пакета проектирования Vivado . Это симулятор на скомпилированном языке, который поддерживает моделирование на смешанных языках с использованием языков Verilog, SystemVerilog, VHDL и SystemC. Он поддерживает стандартные инструменты отладки, такие как пошаговое выполнение кода, точки останова, перекрестное тестирование, проверка значений, стек вызовов и локальная переменная Window. Средство просмотра сигналов в Xilinx Simulator поддерживает функции виртуальной шины, группировки сигналов, аналогового просмотра и просмотра протоколов. Он также поддерживает UVM 1.2 и функциональный охват для расширенной проверки. Он поддерживает как графический интерфейс, так и пакетный режим через сценарий TCL и позволяет моделировать зашифрованные IP-адреса. Симулятор Xilinx поддерживает интерфейс прямого программирования SystemVerilog (DPI) и интерфейс симулятора Xilinx (XSI) для подключения модели C/C++ к симулятору Xilinx.
Z01X	WinterLogic (приобретена Synopsys в 2016 г.)	В2001, СВ2005	Разработан как симулятор неисправностей, но также может использоваться как логический симулятор.

Некоторые коммерческие проприетарные симуляторы (например, ModelSim) доступны в студенческих или ознакомительных/демо-версиях. В этих выпусках обычно отключены многие функции, произвольные ограничения на размер моделирования, но иногда они предлагаются бесплатно.

Бесплатные симуляторы с открытым исходным кодом

Верилоговые симуляторы

Список симуляторов Verilog в алфавитном порядке
Название симулятора	Лицензия	Автор/компания	Поддерживаемые языки	Описание
Каскад	БСД	Исследования VMware	V2005 (большая часть)	Just-in-Time симулятор и компилятор Verilog для FPGA, позволяющий мгновенно запускать как синтезируемый, так и несинтезируемый Verilog на оборудовании.
КВК	Художественная лицензия в стиле Perl ^[3]	Автоматизация проектирования тахионов	В2001, В2005	CVC — это симулятор, скомпилированный Verilog HDL. CVC имеет возможность симулировать как в интерпретируемом, так и в скомпилированном режиме.
Лицензия GPL	лицензия GPL	Прагматическое программное обеспечение C	V1995, минимум V2001	Это симулятор с открытым исходным кодом под лицензией GPL. Это чистый симулятор. Этот симулятор не полностью соответствует стандарту IEEE 1364-2001. Он не поддерживает функции генерации и константы.
Икар Верилог	GPL2+	Стивен Уильямс	V1995, V2001, V2005, ограниченное количество SV2005/SV2009/SV2012	Также известен как иверилог. Хорошая поддержка Verilog 2005, включая операторы генерации и константные функции.
Isotel моделирование смешанных сигналов и доменов	лицензия GPL	ngspice , сообщества Yosys и Isotel	В2005 г.	смешанных сигналов с открытым исходным кодом Симулятор ngspice в сочетании с программным обеспечением для синтеза verilog под названием Yosys и расширением Isotel для встроенного совместного моделирования C/C++ (или другого).
ПОДЪЕМ		А. Бозио, Дж. Ди Натале (LIRMM)	В1995 г.	LIFTING (LIRMM Fault Simulator) — это симулятор с открытым исходным кодом, способный выполнять как логическое моделирование, так и моделирование неисправностей для одиночных/множественных застрявших неисправностей и сбоев при единичном событии (SEU) в цифровых схемах, описанных в Verilog.
ОСС КВК	Художественная лицензия в стиле Perl	Автоматизация проектирования тахионов	В2001, В2005	CVC — это симулятор, скомпилированный Verilog HDL. CVC имеет возможность симулировать как в интерпретируемом, так и в скомпилированном режиме. Исходный код доступен по художественной лицензии Perl.
ТкГейт	GPL2+	Джеффри П. Хансен	В1995 г.	tcl/tk Редактор и симулятор цифровых схем, управляемый событиями, с графическим интерфейсом на базе Verilog. Включает симулятор Verilog Verga.
Verilator	GPL3	Сторона крови	В1995, В2001, В2005, СВ2005, СВ2009, СВ2012, СВ2017, СВ2023	Verilator — это высокоскоростной симулятор с открытым исходным кодом, который компилирует Verilog в многопоточный C++/SystemC. Ранее Verilator требовал, чтобы код тестового стенда был написан в виде синтезируемого RTL или в виде тестового стенда C++ или SystemC, поскольку Verilator не поддерживал поведенческий Verilog. Теперь они поддерживаются.
Поведенческий симулятор Verilog (VBS)	лицензия GPL	Лэй Х. Тхо и Цзимен Чинг	В1995 г.	Поддерживает функции, задачи и создание экземпляров модулей. У него есть несколько функций, но в этой версии их достаточно, чтобы студент СБИС мог использовать и изучать Verilog. Поддерживает только поведенческие конструкции Verilog и минимальные конструкции моделирования, такие как «начальные» операторы.
ВериНелл	GPL2	Эллиот Медник	В1995 г.	Раньше этот симулятор был проприетарным, но недавно стал открытым по лицензии GPL. Соответствие 1364 недостаточно документировано. Он не полностью соответствует стандарту IEEE 1364–1995.

Симуляторы VHDL

Список симуляторов VHDL в алфавитном порядке
Название симулятора	Лицензия	Автор/компания	Поддерживаемые языки	Описание
FreeHDL	GPL2+	Эдвин Нароска	ВХДЛ-1987, ВХДЛ-1993	Проект по разработке бесплатного симулятора VHDL с открытым исходным кодом.
ГХДЛ	GPL2+	Тристан Джингольд	VHDL-1987, VHDL-1993, VHDL-2002, частичный VHDL-2008, частичный VHDL-2019 ^[4]	GHDL — это полноценный симулятор VHDL, использующий технологию GCC.
НВК	GPL-3.0 или новее	Ник Гассон и участники	VHDL-1993, VHDL-2002, VHDL-2008, частичный VHDL-2019 ^[5]	NVC — это компилятор и симулятор VHDL GPLv3. Он доступен для различных дистрибутивов Linux, macOS, Windows (через Cygwin или MSYS2) и OpenBSD.

Ключ

Ярлык	Описание
В1995 г.	IEEE 1364-1995 Верилог
В2001	IEEE 1364-2001 Верилог
В2005 г.	IEEE 1364-2005 Верилог
СВ2005	IEEE 1800-2005 СистемаВерилог
СВ2009	IEEE 1800-2009 СистемаВерилог
СВ2012	IEEE 1800-2012 СистемаVerilog
СВ2017	IEEE 1800-2017 СистемаVerilog
СВ2023	IEEE 1800-2023 СистемаVerilog
ВХДЛ-1987	IEEE 1076–1987 VHDL
ВХДЛ-1993	IEEE 1076-1993 VHDL
ВХДЛ-2002	IEEE 1076-2002 VHDL
ВХДЛ-2008	IEEE 1076-2008 VHDL
ВХДЛ-2019	IEEE 1076-2019 VHDL

См. также

Ссылки

^ http://www.sutherland-hdl.com/papers/2004-Mentor-U2U-presentation_SystemVerilog_and_ModelSim.pdf ^{[ только URL-адрес PDF ]}
^ https://support.xilinx.com/s/article/76459.
^ «Лицензия с открытым исходным кодом и часто задаваемые вопросы | Автоматизация проектирования тахионов» . www.tachyon-da.com . Проверено 3 ноября 2022 г.
^ Основные характеристики , ghdl, 01 октября 2023 г. , получено 2 октября 2023 г.
^ «Файл NVC README» . Гитхаб . Проверено 11 августа 2023 г.

[1] ttp://www.sutherland-hdl.com/papers/2004-Mentor-U2U-presentation_SystemVerilog_and_ModelSim.pdf ^{[ только URL-адрес PDF ]}

[2] ttps://support.xilinx.com/s/article/76459.

[3] «Лицензия с открытым исходным кодом и часто задаваемые вопросы | Автоматизация проектирования тахионов» . www.tachyon-da.com . Проверено 3 ноября 2022 г.

[4] Основные характеристики , ghdl, 01 октября 2023 г. , получено 2 октября 2023 г.

[5] «Файл NVC README» . Гитхаб . Проверено 11 августа 2023 г.

[1]

[2]

[3]

[4]

[5]