Jump to content

РешеткаMico32

(Перенаправлено с Mico32 )
РешеткаMico32
Дизайнер Решетка полупроводника
Биты 32-битный
Представлено 2006 год ; 18 лет назад ( 2006 )
Дизайн РИСК
Тип Загрузка-сохранение
Кодирование Исправлена ​​32-битная версия
Ветвление Сравнить и разветвить
Порядок байтов Большой
Расширения Пользовательский
Открыть Да, без лицензионных отчислений
Регистры
общего назначения 32

LatticeMico32 — это 32-разрядное микропроцессора программное ядро ​​компьютера с сокращенным набором команд (RISC) от Lattice Semiconductor, оптимизированное для программируемых вентильных матриц (FPGA). Он использует Гарвардскую архитектуру , что означает, что шины инструкций и данных разделены. При желании логику арбитража шин можно использовать для объединения двух шин.

LatticeMico32 лицензируется по свободной (IP) основной лицензии. Это означает, что Mico32 не ограничивается решетчатыми FPGA и может легально использоваться на любой хост-архитектуре (FPGA, специализированная интегральная схема (ASIC) или программная эмуляция, например, QEMU ). Ядро LatticeMico32 можно встроить в FPGA Xilinx и Altera в дополнение к компонентам Lattice Semiconductor, для которых LatticeMico32 был разработан. AMD PowerTune использует LatticeMico32. [1]

Ядро ЦП и набор инструментов разработки доступны в виде исходного кода, что позволяет третьим сторонам вносить изменения в архитектуру процессора.

  • RISC-архитектура загрузки/сохранения
  • 32-битный путь данных
  • 32-битные инструкции фиксированного размера (все инструкции 32-битные, включая инструкции перехода, вызова и ветвления).
  • 32 регистра общего назначения (по соглашению R0 обычно устанавливается в ноль, однако R0 является стандартным регистром, и при желании ему могут быть присвоены другие значения.)
  • До 32 внешних прерываний
  • Настраиваемый набор инструкций, включая определяемые пользователем инструкции
  • Дополнительные настраиваемые кэши (с прямым отображением или двунаправленным наборно-ассоциативным, с различными размерами и расположением кэша)
  • Дополнительная конвейерная память
  • Двойные интерфейсы памяти Wishbone (одна шина команд только для чтения, одна шина данных чтения-записи/периферийная шина)
  • Ввод-вывод, отображаемый в памяти
  • 6-ступенчатый конвейер

Инструментальная цепочка

[ редактировать ]

См. также

[ редактировать ]
  1. ^ «Анализ прошивки AMD x86 SMU» . 27 декабря 2014 г.
[ редактировать ]
Arc.Ask3.Ru: конец переведенного документа.
Arc.Ask3.Ru
Номер скриншота №: e050e5a8255ce79a36958923edf8c09c__1717183860
URL1:https://arc.ask3.ru/arc/aa/e0/9c/e050e5a8255ce79a36958923edf8c09c.html
Заголовок, (Title) документа по адресу, URL1:
LatticeMico32 - Wikipedia
Данный printscreen веб страницы (снимок веб страницы, скриншот веб страницы), визуально-программная копия документа расположенного по адресу URL1 и сохраненная в файл, имеет: квалифицированную, усовершенствованную (подтверждены: метки времени, валидность сертификата), открепленную ЭЦП (приложена к данному файлу), что может быть использовано для подтверждения содержания и факта существования документа в этот момент времени. Права на данный скриншот принадлежат администрации Ask3.ru, использование в качестве доказательства только с письменного разрешения правообладателя скриншота. Администрация Ask3.ru не несет ответственности за информацию размещенную на данном скриншоте. Права на прочие зарегистрированные элементы любого права, изображенные на снимках принадлежат их владельцам. Качество перевода предоставляется как есть. Любые претензии, иски не могут быть предъявлены. Если вы не согласны с любым пунктом перечисленным выше, вы не можете использовать данный сайт и информация размещенную на нем (сайте/странице), немедленно покиньте данный сайт. В случае нарушения любого пункта перечисленного выше, штраф 55! (Пятьдесят пять факториал, Денежную единицу (имеющую самостоятельную стоимость) можете выбрать самостоятельно, выплаичвается товарами в течение 7 дней с момента нарушения.)