✖


Jump to content

ЛПДДР

(Перенаправлено с LPDDR3 )
Мобильная память DDR: Samsung K4X2G323PD-8GD8
памяти компьютера и хранения данных компьютера Типы
Общий
Неустойчивый
БАРАН
Исторический
Энергонезависимый
ПЗУ
NVRAM
ранней стадии NVRAM
Аналоговая запись
Оптический
В разработке
Исторический

Двойная скорость передачи данных с низким энергопотреблением ( LPDDR ), также известная как LPDDR SDRAM , представляет собой тип синхронной динамической памяти с произвольным доступом , которая потребляет меньше энергии и предназначена для мобильных компьютеров и таких устройств, как мобильные телефоны. Более старые варианты также известны как Mobile DDR и сокращенно mDDR.

Современная LPDDR SDRAM отличается от DDR SDRAM различными отличиями, которые делают эту технологию более подходящей для мобильных приложений. [1] Технологические стандарты LPDDR разрабатываются независимо от стандартов DDR: например, LPDDR4X и даже LPDDR5 были реализованы до DDR5 SDRAM и предлагали гораздо более высокие скорости передачи данных, чем DDR4 SDRAM .

Ширина автобуса

[ редактировать ]
Свойства разных поколений LPDDR
ЛПДДР 1 1 Е 2 22Е 3 33Е 4 4X 5 5X
Максимальная разрядность данных 32 64 64 32 32
Частота массива памяти (МГц) 200 266 200 266 200 266 200 266 400 533
Размер предварительной выборки 22н 4 н 8 год нашей эры 16 н.
Плотность памяти 64 Мбит – 8 Гбит 1-32Гб 4-32Гб 4-32Гб
Тактовая частота шины ввода-вывода (МГц) 200 266 400 0 533 0 800 1067 1600 2133 3200 4267
Скорость передачи данных, DDR (МТ/с) [а] 400 533 800 1067 1600 2133 3200 4267 6400 8533
Напряжение питания (вольты) 1.8 1.2, 1.8 1.2, 1.8 1.1, 1.8 0.6, 1.1, 1.8 0.5, 1.05, 1.8 0.5, 1.05, 1.8
Командная/адресная шина 19 бит, СДР 10 бит, ГДР 6 бит, СДР 7 бит, ГДР
Год 2006 2009 2012 2014 2017 2019 2021

В отличие от стандартной SDRAM, используемой в стационарных устройствах и ноутбуках и обычно подключаемой через шину памяти шириной 64 бита, LPDDR также допускает каналы шириной 16 или 32 бита. [2]

Версии «E» и «X» обозначают расширенные версии спецификаций. Они формализуют разгон массива памяти обычно на 33%.

Как и в случае со стандартной SDRAM, большинство поколений удваивают размер внутренней выборки и скорость внешней передачи. (DDR4 и LPDDR5 являются исключениями.)

Поколения

[ редактировать ]

ЛПДДР(1)

[ редактировать ]

Оригинальная память DDR с низким энергопотреблением (иногда называемая задним числом LPDDR1 ), выпущенная в 2006 году, представляет собой слегка модифицированную форму DDR ​​SDRAM с несколькими изменениями, направленными на снижение общего энергопотребления.

Самое главное, что напряжение питания снижается с 2,5 до 1,8 В. Дополнительная экономия достигается за счет обновления с температурной компенсацией (DRAM требует обновления реже при низких температурах), частичного самообновления массива и режима «глубокого отключения питания», при котором жертвуется вся память. содержание. Кроме того, чипы меньше по размеру и занимают меньше места на плате, чем их немобильные аналоги. Samsung и Micron являются двумя основными поставщиками этой технологии, которая используется в планшетах и ​​телефонах, таких как iPhone 3GS , оригинальный iPad , Samsung Galaxy Tab 7.0 и Motorola Droid X. [3]

ЛПДДР2

[ редактировать ]
Чип Samsung K4P4G154EC-FGC1 4 Гбит LPDDR2

В 2009 году группа по стандартизации JEDEC опубликовала JESD209-2, который определил более кардинально переработанный интерфейс DDR с низким энергопотреблением. [4] [5] Он не совместим ни с DDR1, ни с DDR2 SDRAM , но может вместить:

  • LPDDR2-S2: 2 n памяти с предварительной выборкой (например, DDR1),
  • LPDDR2-S4: 4 n памяти с предварительной выборкой (например, DDR2) или
  • LPDDR2-N: Энергонезависимая ( флэш-память NAND ).

Состояния с низким энергопотреблением аналогичны базовому LPDDR с некоторыми дополнительными опциями частичного обновления массива.

Параметры синхронизации указаны для LPDDR-200–LPDDR-1066 (тактовые частоты от 100 до 533 МГц).

Работая при напряжении 1,2 В, LPDDR2 мультиплексирует линии управления и адреса на 10-битную шину CA с двойной скоростью передачи данных . Команды аналогичны командам обычной SDRAM , за исключением переназначения кодов операций предварительной зарядки и пакетного завершения:

Кодирование команд LPDDR2/LPDDR3 [4]
Операция ↗ Восходящие часы ↗ ↘ Падающие часы ↘
СА0
( РАН ) 		СА1
( КАС ) 		СА2
( МЫ ) 		СА3
 		СА4
 		СА5
 		СА6
 		СА7
 		СА8
 		СА9
 		СА0
( РАН ) 		СА1
( КАС ) 		СА2
( МЫ ) 		СА3
 		СА4
 		СА5
 		СА6
 		СА7
 		СА8
 		СА9
 
Нет операции ЧАС ЧАС ЧАС —
Предоплата всех банков ЧАС ЧАС л ЧАС ЧАС —
Предоплата одного банка ЧАС ЧАС л ЧАС л — ВА0 ВА1 ВА2 —
Преактивный (только LPDDR2-N) ЧАС ЧАС л ЧАС А30 А31 А32 ВА0 ВА1 ВА2 А20 А21 А22 А23 А24 А25 А26 А27 А28 А29
Прерывание пакета ЧАС ЧАС л л —
Чтение (AP=автоматическая предзарядка) ЧАС л ЧАС сдержанный С1 С2 ВА0 ВА1 ВА2 АП С3 С4 С5 С6 С7 С8 С9 С10 С11
Запись (AP=автоматическая предзарядка) ЧАС л л сдержанный С1 С2 ВА0 ВА1 ВА2 АП С3 С4 С5 С6 С7 С8 С9 С10 С11
Активировать (R0–14 = адрес строки) л ЧАС Р8 Р9 10 рэндов Р11 Р12 ВА0 ВА1 ВА2 Р0 Р1 Р2 Р3 Р4 Р5 Р6 Р7 Р13 Р14
Активировать (только LPDDR2-N) л ЧАС А15 А16 А17 А18 А19 ВА0 ВА1 ВА2 А5 А6 A7 А8 А9 А10 А11 А12 А13 А14
Обновить все банки (только LPDDR2-Sx) л л ЧАС ЧАС —
Обновление одного банка (циклическая адресация) л л ЧАС л —
Чтение регистра режима (MA0–7=адрес) л л л ЧАС МА0 МА1 МА2 МА3 МА4 МА5 МА6 МА7 —
Запись в регистр режима (OP0–7=данные) л л л л МА0 МА1 МА2 МА3 МА4 МА5 МА6 МА7 ОП0 ОП1 ОП2 ОП3 ОП4 ОП5 ОП6 ОП7

Бит адреса столбца C0 никогда не передается и считается равным нулю. Таким образом, пакетная передача всегда начинается с четных адресов.

LPDDR2 также имеет выбор чипа с активным низким уровнем (при высоком уровне все является NOP) и сигнал CKE включения тактовой частоты, которые работают как SDRAM. Также, как и в случае с SDRAM, команда, отправленная в цикле первого удаления CKE, выбирает состояние отключения питания:

  • Если чип активен, он зависает на месте.
  • Если команда NOP ( CS low или CA0–2 = HHH), чип простаивает.
  • Если команда является командой обновления (CA0–2 = LLH), микросхема переходит в состояние самообновления.
  • Если команда представляет собой пакетное завершение (CA0–2 = HHL), микросхема переходит в состояние глубокого отключения питания. (При выходе требуется полная последовательность сброса.)

Регистры режимов были значительно расширены по сравнению с обычной SDRAM, с 8-битным адресным пространством и возможностью их обратного чтения. Несмотря на то, что он меньше, чем EEPROM для обнаружения последовательного присутствия , в нем содержится достаточно информации, чтобы исключить необходимость в нем.

Устройства S2 менее 4 Гбит и устройства S4 менее 1 Гбит имеют только четыре банка. Они игнорируют сигнал BA2 и не поддерживают обновление каждого банка.

Устройства энергонезависимой памяти не используют команды обновления и переназначают команду предварительной зарядки для передачи битов адреса A20 и выше. Младшие биты (A19 и ниже) передаются следующей командой активации. При этом выбранная строка передается из массива памяти в один из 4 или 8 (выбираемых битами BA) буферов данных строк, где они могут быть прочитаны командой чтения. В отличие от DRAM, биты адреса банка не являются частью адреса памяти; любой адрес может быть передан в любой буфер данных строки. Буфер данных строк может иметь длину от 32 до 4096 байт, в зависимости от типа памяти. Строки размером более 32 байт игнорируют некоторые младшие биты адреса в команде активации. Строки размером менее 4096 байт игнорируют некоторые старшие биты адреса в команде чтения.

Энергонезависимая память не поддерживает команду записи в буферы данных. Скорее, ряд управляющих регистров в специальной адресной области поддерживает команды чтения и записи, которые можно использовать для стирания и программирования массива памяти.

ЛПДДР3

[ редактировать ]

В мае 2012 года JEDEC опубликовал стандарт JESD209-3 для устройств памяти с низким энергопотреблением. [6] [7] [8] По сравнению с LPDDR2, LPDDR3 предлагает более высокую скорость передачи данных, большую пропускную способность и энергоэффективность, а также более высокую плотность памяти. LPDDR3 обеспечивает скорость передачи данных 1600 МТ/с и использует ключевые новые технологии: выравнивание записи и обучение командам/адресам, [9] опциональное встроенное терминирование (ODT) и низкая емкость ввода-вывода. LPDDR3 поддерживает как пакет-на-пакете (PoP), так и дискретный тип упаковки.

Кодировка команд идентична LPDDR2, с использованием 10-битной шины CA с двойной скоростью передачи данных. [7] Однако стандарт определяет только 8 n -prefetch DRAM и не включает команды флэш-памяти.

К продуктам, использующим LPDDR3, относятся MacBook Air 2013 года выпуска, iPhone 5S , iPhone 6 , Nexus 10 , Samsung Galaxy S4 (GT-I9500) и Microsoft Surface Pro 3 и 4. [10] LPDDR3 стал массовым в 2013 году, работая на частоте 800 МГц DDR (1600 МТ/с), обеспечивая пропускную способность, сравнимую с памятью для ноутбуков PC3-12800 в 2011 году (пропускная способность 12,8 ГБ/с). [11] Для достижения такой пропускной способности контроллер должен реализовать двухканальную память. Например, так обстоит дело с Exynos 5 Dual. [12] и 5 Окта. [13]

ЛПДДР3Е

[ редактировать ]

«Расширенная» версия спецификации под названием LPDDR3E увеличивает скорость передачи данных до 2133 МТ/с. Компания Samsung Electronics представила первые 4- гигабитные модули LPDDR3 класса 20 нм, способные передавать данные со скоростью до 2133 МТ/с, что более чем в два раза превышает производительность более старого модуля LPDDR2, который способен передавать только 800 МТ/с. [14] Различные SoC от разных производителей также изначально поддерживают ОЗУ LPDDR3 с частотой 800 МГц. К таким относятся Snapdragon 600 и 800 от Qualcomm. [15] а также некоторые SoC из серий Exynos и Allwinner .

ЛПДДР4

[ редактировать ]

14 марта 2012 года JEDEC провел конференцию, чтобы изучить, как будущие требования к мобильным устройствам будут влиять на будущие стандарты, такие как LPDDR4. [16] 30 декабря 2013 года компания Samsung объявила, что разработала первый 8-гигабитный (1 ГБ) LPDDR4 класса 20 нм, способный передавать данные со скоростью 3200 МТ/с, что обеспечивает на 50 процентов более высокую производительность, чем самый быстрый LPDDR3, и потребляет примерно на 40 процентов меньше. энергия 1,1 вольта. [17] [18]

25 августа 2014 года JEDEC опубликовал стандарт JESD209-4 LPDDR4 для устройств памяти с низким энергопотреблением. [19] [20]

Значительные изменения включают в себя:

  • Удвоение скорости интерфейса и многочисленные последующие электрические изменения, включая изменение стандарта ввода-вывода на низковольтную логику с качающейся нагрузкой (LVSTL).
  • Удвоение размера внутренней предварительной выборки и минимального размера передачи.
  • Переход с 10-битной шины команд/адресов DDR на 6-битную шину SDR.
  • Переход от одной 32-битной шины к двум независимым 16-битным шинам.
  • Самообновление включается специальными командами, а не контролируется строкой CKE.

Стандарт определяет пакеты SDRAM, содержащие два независимых 16-битных канала доступа, каждый из которых подключен к двум кристаллам на пакет. Каждый канал имеет ширину 16 бит данных, имеет свои собственные управляющие/адресные контакты и обеспечивает доступ к 8 банкам DRAM. Таким образом, пакет можно подключить тремя способами:

  • Линии передачи данных и управления подключены параллельно к 16-битной шине данных, и только микросхема выбирает подключение независимо для каждого канала.
  • К двум половинам 32-битной шины данных и линиям управления параллельно, включая выбор микросхемы.
  • К двум независимым шинам данных шириной 16 бит.

Каждый кристалл обеспечивает 4, 6, 8, 12 или 16 гигабит памяти, по половине на каждый канал. Таким образом, каждый банк составляет одну шестнадцатую размера устройства. Он организован в соответствующее количество (от 16 КБ до 64 КБ) строк по 16384 бита (2048 байт). Планируется расширение до 24 и 32 гигабит, но пока не решено, будет ли это сделано за счет увеличения количества рядов, их ширины или количества банков.

Также определены корпуса большего размера, обеспечивающие двойную ширину (четыре канала) и до четырех матриц на пару каналов (всего 8 матриц на упаковку).

Доступ к данным осуществляется пакетами по 16 или 32 передачи (256 или 512 бит, 32 или 64 байта, 8 или 16 циклов DDR). Пакеты должны начинаться на 64-битной границе.

Поскольку тактовая частота выше, а минимальная длина пакета больше, чем в более ранних стандартах, сигналы управления могут быть более мультиплексированы без того, чтобы шина команд/адресов стала узким местом. LPDDR4 мультиплексирует линии управления и адреса на 6-битную шину CA с одинарной скоростью передачи данных. Для команд требуется два тактовых цикла, а для операций кодирования адреса (например, активация строки, чтение или запись столбца) требуются две команды. Например, чтобы запросить чтение из простаивающего чипа, требуется четыре команды, занимающие 8 тактов: Activate-1, Activate-2, Read, CAS-2.

Линия выбора чипа (CS) имеет активный высокий уровень . Первый цикл команды определяется высоким уровнем выбора чипа; во втором цикле он низкий.

Кодировка команд LPDDR4 [20] : 151 
Первый цикл (CS высокий) Второй цикл (CS низкий) Операция
СА5 СА4 СА3 СА2 СА1 СА0 СА5 СА4 СА3 СА2 СА1 СА0
л л л л л л — Нет операции
ЧАС л л л л л 0 ОП4 ОП3 ОП2 ОП1 1 Многоцелевая команда
АБ ЧАС л л л л — ВА2 ВА1 ВА0 Предоплата (AB: все банки)
АБ л ЧАС л л л — ВА2 ВА1 ВА0 Обновить (AB: все банки)
— ЧАС ЧАС л л л — Самообновляемая запись
БЛ л л ЧАС л л АП С9 — ВА2 ВА1 ВА0 Запись-1 (+CAS-2)
— ЧАС л ЧАС л л — Выход из самообновления
0 л ЧАС ЧАС л л АП С9 — ВА2 ВА1 ВА0 Маскированная запись-1 (+CAS-2)
— ЧАС ЧАС ЧАС л л — Сдержанный
БЛ л л л ЧАС л АП С9 — ВА2 ВА1 ВА0 Чтение-1 (+CAS-2)
С8 ЧАС л л ЧАС л С7 С6 С5 С4 С3 С2 КАС-2
— ЧАС л ЧАС л — Сдержанный
ОП7 л л ЧАС ЧАС л МА5 МА4 МА3 МА2 МА1 МА0 Регистр режима записи-1 и -2
MA: адрес, OP: данные
ОП6 ЧАС л ЧАС ЧАС л ОП5 ОП4 ОП3 ОП2 ОП1 ОП0
— л ЧАС ЧАС ЧАС л МА5 МА4 МА3 МА2 МА1 МА0 Чтение регистра режима (+CAS-2)
— ЧАС ЧАС ЧАС ЧАС л — Сдержанный
15 рэндов Р14 Р13 Р12 л ЧАС Р11 10 рэндов Р16 ВА2 ВА1 ВА0 Активировать-1 и -2
Р9 Р8 Р7 Р6 ЧАС ЧАС Р5 Р4 Р3 Р2 Р1 Р0

Команда CAS-2 используется как вторая половина всех команд, выполняющих передачу по шине данных, и предоставляет младшие биты адреса столбца:

  • Команды чтения должны начинаться с адреса столбца, кратного 4; нет возможности передавать в память ненулевой адресный бит C0 или C1.
  • Команды записи должны начинаться с адреса столбца, кратного 16; Для команды записи C2 и C3 должны быть равны нулю.
  • Чтение регистра режима и некоторые многоцелевые команды также должны сопровождаться командой CAS-2, однако все биты столбца должны быть нулевыми (низкими).

Длина пакета может быть настроена на 16, 32 или выбираться динамически с помощью бита BL операций чтения и записи.

Один сигнал DMI (маска/инвертирование данных) связан с каждыми 8 линиями данных и может использоваться для минимизации количества битов, которые становятся высокими во время передачи данных. Когда он высокий, остальные 8 бит дополняются как передатчиком, так и приемником. Если байт содержит пять или более битов 1, сигнал DMI может иметь высокий уровень вместе с тремя или меньшим количеством строк данных. Поскольку сигнальные линии завершаются на низком уровне, это снижает энергопотребление.

(Альтернативное использование, когда DMI используется для ограничения количества строк данных, которые переключаются при каждой передаче, максимум до 4, минимизирует перекрестные помехи. Это может использоваться контроллером памяти во время записи, но не поддерживается устройствами памяти.)

Инверсию шины данных можно включить отдельно для чтения и записи. Для маскированной записи (которая имеет отдельный код команды) работа сигнала DMI зависит от того, включена ли инверсия записи.

  • Если DBI при записи отключен, высокий уровень DMI указывает, что соответствующий байт данных следует игнорировать и не записывать.
  • Если включен DBI при записи, низкий уровень DMI в сочетании с установленным байтом данных с 5 или более битами указывает на то, что байт данных следует игнорировать и не записывать.

LPDDR4 также включает механизм «целевого обновления строк», чтобы избежать искажений из-за « забивки строк » ​​в соседних строках. Специальная последовательность из трех последовательностей активации/предварительного заряда определяет строку, которая активировалась чаще, чем пороговое значение, указанное устройством (от 200 000 до 700 000 за цикл обновления). Внутренне устройство обновляет физически соседние строки, а не ту, которая указана в команде активации. [21] [20] : 153–54 

ЛПДДР4Х

[ редактировать ]

Компания Samsung Semiconductor предложила вариант LPDDR4, который она назвала LPDDR4X. [22] : 11  LPDDR4X идентичен LPDDR4, за исключением того, что дополнительная мощность экономится за счет снижения напряжения ввода-вывода (Vddq) с 1,1 В до 0,6 В. 9 января 2017 года SK Hynix анонсировала пакеты LPDDR4X на 8 и 16 ГБ. [23] [24] JEDEC опубликовал стандарт LPDDR4X 8 марта 2017 года. [25] Помимо более низкого напряжения, дополнительные улучшения включают вариант одноканального кристалла для небольших приложений, новые пакеты MCP, PoP и IoT, а также дополнительные улучшения разрешения и синхронизации для высочайшего класса скорости 4266 МТ/с.

ЛПДДР5

[ редактировать ]

19 февраля 2019 года JEDEC опубликовал JESD209-5, Стандарт для маломощной двойной скорости передачи данных 5 (LPDDR5). [26]

В июле 2018 года компания Samsung объявила, что у нее есть рабочий прототип чипов LPDDR5. LPDDR5 вносит следующие изменения: [27]

  • Скорость передачи данных увеличена до 6400 Мбит/с на вывод.
  • дифференциальные часы (3200 МГц, DDR). Используются
  • Предварительная выборка снова не удваивается, а остается равной 16 n.
  • Количество банков увеличено до 16, разделенных на четыре DDR4 -подобного типа. группы банков
  • Улучшения энергосбережения: [26]
    • Команды Data-Copy и Write-X (все единицы или все ноли) для уменьшения передачи данных.
    • Динамическое масштабирование частоты и напряжения
  • Новая архитектура тактирования, в которой команды используют главный тактовый сигнал на четверть скорости (CK), а данные передаются с использованием полноскоростных сигналов Write Clock (WCK) и Read Strobe (RDQS), которые включаются только при необходимости. [26]
  • Один набор полноскоростных тактовых импульсов на байт (по сравнению с 16 битами в LPDDR4).
  • Устранение контакта включения часов (CKE); вместо этого режим пониженного энергопотребления вводится по команде по шине CA и длится до тех пор, пока сигнал выбора чипа в следующий раз не станет высоким.

Контроллеры памяти AMD Van Gogh, Intel Tiger Lake , Apple Silicon (M1 Pro, M1 Max, M1 Ultra, M2 и A16 Bionic), Huawei Kirin 9000 и Snapdragon 888 поддерживают LPDDR5.

Удвоение скорости передачи и увеличение тактовой частоты на четверть скорости приводит к тому, что частота тактовой частоты составляет половину аналогичной тактовой частоты LPDDR4. Шина команд (CA) расширена до 7 бит, и команды передаются с двойной скоростью передачи данных, поэтому команды в конечном итоге отправляются с той же скоростью, что и LPDDR4.

Кодировка команд LPDDR5 [28] [29]
↗ Восходящие часы ↗ ↘ Падающие часы ↘ Операция
СА6 СА5 СА4 СА3 СА2 СА1 СА0 СА6 СА5 СА4 СА3 СА2 СА1 СА0
л л л л л л л — Нет операции
ЧАС л л л л л л — Вход при отключении питания
л ЧАС л л л л л — Л — Чтение ФИФО
ЧАС ЧАС л л л л л — Л — Напишите ФИФО
л л ЧАС л л л л — Сдержанный
ЧАС л ЧАС л л л л — Л — Чтение калибровки DQ
ОП7 ЧАС ЧАС л л л л ОП6 ОП5 ОП4 ОП3 ОП2 ОП1 ОП0 Многоцелевая команда
ОП7 л л ЧАС л л л ОП6 ОП5 ОП4 ОП3 ОП2 ОП1 ОП0 Регистр режима записи 2
л ЧАС л ЧАС л л л — Выход из самообновления
ЧАС ЧАС л ЧАС л л л ПД ДСЕ — Самообновляемая запись
л л ЧАС ЧАС л л л МА6 МА5 МА4 МА3 МА2 МА1 МА0 Режим чтения регистра
ЧАС л ЧАС ЧАС л л л МА6 МА5 МА4 МА3 МА2 МА1 МА0 Регистр режима записи 1
л ЧАС ЧАС ЧАС л л л АБ СБ1 SB0 РФМ БГ0 ВА1 ВА0 Обновить
ЧАС ЧАС ЧАС ЧАС л л л АБ — БГ1 БГ0 ВА1 ВА0 Предварительная зарядка
С5 С4 С3 л ЧАС л л АП С2 С1 БГ1 БГ0 ВА1 ВА0 Напишите 32
WS_
ФС 		WS_
РД 		WS_
WR 		ЧАС ЧАС л л WXSB
/Б3 		WXSA WRX DC3 DC2 DC1 DC0 Выбор адреса столбца
С5 С4 С3 С0 л ЧАС л АП С2 С1 БГ1 БГ0 ВА1 ВА0 Маскированная запись
С5 С4 С3 С0 ЧАС ЧАС л АП С2 С1 БГ1 БГ0 ВА1 ВА0 Писать
С5 С4 С3 С0 л л ЧАС АП С2 С1 БГ1 БГ0 ВА1 ВА0 Читать
С5 С4 С3 С0 ЧАС л ЧАС АП С2 С1 БГ1 БГ0 ВА1 ВА0 Читать 32
10 рэндов Р9 Р8 Р7 л ЧАС ЧАС Р6 Р5 Р4 Р3 Р2 Р1 Р0 Активировать 2
Р17 Р16 15 рэндов Р14 ЧАС ЧАС ЧАС Р13 Р12 Р11 БГ1 БГ0 ВА1 ВА0 Активировать 1

По сравнению с более ранними стандартами номенклатура адресов столбцов изменилась. И LPDDR4, и LPDDR5 допускают до 10 бит адреса столбца, но имена разные. C0–C9 LPDDR4 переименованы в B0–B3 и C0–C5. Как и в случае с LPDDR4, запись должна начинаться с адреса, кратного 16, с нулевым значением B0–B3, но операции чтения могут запрашивать передачу пакета в другом порядке, указав ненулевое значение для B3.

Как и в случае с LPDDR4, для чтения некоторых данных требуется 4 команды: две команды активации для выбора строки, затем CAS и команда чтения для выбора столбца. В отличие от LPDDR4, команда CAS предшествует команде чтения или записи. На самом деле это неправильное название, поскольку столбец вообще не выбирается. Вместо этого его основная функция — подготовить DRAM к синхронизации с предстоящим запуском высокоскоростных тактовых импульсов WCK. Биты WS_FS, WS_RD и WS_WR выбирают различные тайминги, при этом параметры _RD и _WR оптимизированы для немедленной последующей команды чтения или записи, тогда как опция _FS немедленно запускает тактовый сигнал и может сопровождаться несколькими операциями чтения или записи, обеспечивая доступ к нескольким банкам.

CAS также указывает опцию «записать X». Если бит WRX установлен, запись не передает данные, а заполняет пакет нулями или единицами под контролем бита WXS (выбор записи-X). Это занимает столько же времени, но экономит энергию.

В дополнение к обычным пакетам по 16, существуют команды для выполнения пакетов двойной длины по 32. Чтение (но не запись) может указывать начальную позицию в выровненном пакете из 32 слов, используя биты C0 и B3.

ЛПДДР5Х

[ редактировать ]

28 июля 2021 года JEDEC опубликовал JESD209-5B, Стандарт для двойной скорости передачи данных с низким энергопотреблением 5/5X (LPDDR5/5X). [30] со следующими изменениями:

  • Расширение скорости до 8533 Мбит/с
  • Улучшение целостности сигнала за счет выравнивания tx/rx
  • Повышение надежности благодаря новой функции адаптивного управления обновлениями.

9 ноября 2021 года Samsung объявила, что компания разработала первую в отрасли DRAM LPDDR5X. Реализация Samsung включает 16-гигабитные (2 ГБ) кристаллы на техпроцессе 14 нм и модули, содержащие до 32 кристаллов (64 ГБ) в одном корпусе. По данным компании, новые модули будут потреблять на 20% меньше энергии, чем LPDDR5. [31] По словам Андрея Фрумусану из AnandTech , LPDDR5X в SoC и других продуктах ожидается для устройств поколения 2023 года. [32]

19 ноября 2021 года Micron объявила, что Mediatek проверила свою DRAM LPDDR5X для SoC Mediatek Dimensity 9000 5G. [33]

25 января 2023 года SK Hynix анонсировала чипы Low Power Double Data Rate 5 Turbo (LPDDR5T) с пропускной способностью 9,6 Гбит/с. [34] Он работает в диапазоне сверхнизких напряжений 1,01–1,12 В , установленном JEDEC . Он был включен в стандарт LPDDR5X как LPDDR5X-9600, что сделало «LPDDR5T» торговой маркой. [35]
MediaTek Dimensity 9300 и Qualcomm Snapdragon 8 Gen 3 поддерживают LPDDR5T.

17 апреля 2024 года компания Samsung Electronics анонсировала LPDDR5X-10700 с пропускной способностью на 25 % выше, емкостью на 30 % и энергоэффективностью на 25 % по сравнению с предыдущими поколениями LPDDR5X. Это достигается за счет нового 12-нм техпроцесса , который позволяет чипам быть более эффективными, но при этом быть достаточно маленькими, чтобы вместить емкость до 32 ГБ в одном корпусе. [36]

16 июля 2024 года компания Samsung завершила проверку самой быстрой в отрасли оперативной памяти LPDDR5X, способной работать на скорости до 10,7 Гбит/с, для использования в предстоящем флагманском процессоре MediaTek Dimensity 9400 SoC. [1]

Примечания

[ редактировать ]
  1. ^ Эквивалентно Мбит/с·выв.

Ссылки

[ редактировать ]
  1. ^ Перейти обратно: а б «Когда LPDDR3 не LPDDR3? Когда DDR3L…» Блог Committed to Memory . Проверено 16 июля 2021 г.
  2. ^ «ЛПДДР» . компании Texas Instruments Вики . Архивировано из оригинала 5 марта 2012 года . Проверено 10 марта 2015 г.
  3. ^ Anandtech Samsung Galaxy Tab — Обзор AnandTech , 23 декабря 2010 г.
  4. ^ Перейти обратно: а б Стандарт JEDEC: двойная скорость передачи данных с низким энергопотреблением 2 (LPDDR2) (PDF) , Ассоциация твердотельных технологий JEDEC, февраль 2010 г. , получено 30 декабря 2010 г.
  5. ^ «JEDEC объявляет о публикации стандарта LPDDR2 для устройств памяти с низким энергопотреблением» . Пресс-релиз . 2 апреля 2009 года . Проверено 28 ноября 2021 г.
  6. ^ JEDEC публикует стандарт LPDDR3 для микросхем памяти с низким энергопотреблением. Архивировано 20 мая 2012 г. в Wayback Machine , журнал Solid State Technology.
  7. ^ Перейти обратно: а б Стандарт устройства памяти малой мощности ДЖЭСД209-3 ЛПДДР3 , Ассоциация твердотельных технологий ДЖЕДЭК
  8. ^ «JEDEC объявляет о публикации стандарта LPDDR3 для устройств памяти с низким энергопотреблением» . jedec.org . Проверено 10 марта 2015 г.
  9. ^ Хотите быстрый и подробный обзор новой спецификации JEDEC LPDDR3? EETimes подает его. Архивировано 28 июля 2013 г. в Wayback Machine , отчет Денали Память.
  10. ^ Внутри Samsung Galaxy S4. Архивировано 29 апреля 2013 г. в Wayback Machine , Chipworks.
  11. ^ Высокопроизводительная память Samsung LPDDR3 позволяет создавать потрясающие мобильные устройства в 2013, 2014 гг. - Яркая сторона новостей
  12. ^ «Самсунг Эксинос» . samsung.com . Проверено 10 марта 2015 г.
  13. ^ Samsung представила восьмиядерный мобильный процессор на EEtimes
  14. ^ Теперь производит четыре гигабитных мобильных DRAM LPDDR3 с использованием техпроцесса класса 20 нм* , Businesswire
  15. ^ Представлены процессоры серий Snapdragon 800 и 600 , Qualcomm
  16. ^ «JEDEC сосредоточится на мобильных технологиях на предстоящей конференции» . jedec.org . Проверено 10 марта 2015 г.
  17. ^ «Samsung разрабатывает первую в отрасли мобильную DRAM-память LPDDR4 емкостью 8 ГБ» . Samsung Tomorrow (Официальный блог). Самсунг Электроникс. Архивировано из оригинала 1 октября 2014 года . Проверено 10 марта 2015 г.
  18. ^ http://www.softnology.biz/pdf/JESD79-4_DDR4_SDRAM.pdf Стандарт JESD79 DDR4 SDRAM
  19. ^ «JEDEC выпускает стандарт LPDDR4 для устройств памяти с низким энергопотреблением» , Ассоциация твердотельных технологий JEDEC.
  20. ^ Перейти обратно: а б с Стандарт JEDEC: двойная скорость передачи данных с низким энергопотреблением 4 (LPDDR4) (PDF) , Ассоциация твердотельных технологий JEDEC, август 2014 г. , получено 25 декабря 2014 г. Имя пользователя и пароль «cypherpunks» позволят загрузку.
  21. ^ «Команда обновления гребенчатого молота» . Патенты . США20140059287 . Проверено 10 марта 2015 г.
  22. ^ Реза, Ашик (16 сентября 2016 г.). «Потребность в памяти» порождает «новую память» (PDF) . Саммит Qualcomm 3G LTE. Гонконг.
  23. ^ Шилов, Антон. «SK Hynix анонсирует пакеты DRAM LPDDR4X-4266 емкостью 8 ГБ» . Получено 28 июля.
  24. ^ «SK Hynix представляет самую большую в мире мобильную DRAM-память со сверхнизким энергопотреблением» . Скиникс (на корейском языке). Архивировано из оригинала 13 января 2019 года . Проверено 28 июля 2017 г.
  25. ^ «JEDEC обновляет стандарты для устройств памяти с низким энергопотреблением» . ДЖЕДЕК . Проверено 28 июля 2017 г.
  26. ^ Перейти обратно: а б с «JEDEC обновляет стандарт для устройств памяти с низким энергопотреблением: LPDDR5» . jedec.org . Проверено 19 февраля 2019 г.
  27. ^ Смит, Райан (16 июля 2018 г.). «Samsung анонсирует первый чип LPDDR5 DRAM, нацеленный на скорость передачи данных 6,4 Гбит/с и снижение энергопотребления на 30 %» . АнандТех .
  28. ^ «Интерпретация протокола LPDDR5/5X (3) операция WCK» , Чжиху (на китайском и английском языках), 19 декабря 2022 г. , получено 4 ноября 2023 г.
  29. ^ Чанг, Алекс (Ёнки) (октябрь 2019 г.), «Команды и новые функции» (PDF) , LPDDR5 Workshop , получено 4 ноября 2023 г.
  30. ^ «JEDEC публикует новые и обновленные стандарты для устройств памяти с низким энергопотреблением, используемых в приложениях 5G и искусственного интеллекта» . jedec.org . Проверено 28 июля 2021 г.
  31. ^ «Samsung разрабатывает первую в отрасли оперативную память LPDDR5X» . Samsung.com ​ . 9 ноября 2021 г. Проверено 9 ноября 2021 г.
  32. ^ Фрумусану, Андрей (9 ноября 2021 г.). «Samsung анонсирует первый LPDDR5X со скоростью 8,5 Гбит/с» . Anandtech.com . ​Проверено 9 ноября 2021 г.
  33. ^ «Micron и MediaTek первыми подтвердили LPDDR5X» . Микронная технология.
  34. ^ «SK hynix разрабатывает самую быструю в мире мобильную DRAM LPDDR5T» . 24 января 2023 г. Проверено 12 июня 2023 г.
  35. ^ Хунг, Вуонг. «Память Jedec для автомобильной LPDDRx и UFS» (PDF) . jedec.org . п. 4 . Проверено 18 апреля 2024 г.
  36. ^ «Samsung разрабатывает самую быструю в отрасли оперативную память LPDDR5X со скоростью 10,7 Гбит/с, оптимизированную для приложений искусственного интеллекта» . Отдел новостей Samsung . 17 апреля 2024 г. Проверено 18 апреля 2024 г.
[ редактировать ]

Retrieved from "https://en.wikipedia.org/w/index.php?title=LPDDR&oldid=1236180339#LPDDR3"
Arc.Ask3.Ru: конец переведенного документа.
Arc.Ask3.Ru
Номер скриншота №: 25db452e011a6946ee7e5b8100d402c4__1721717280
URL1:https://arc.ask3.ru/arc/aa/25/c4/25db452e011a6946ee7e5b8100d402c4.html
Заголовок, (Title) документа по адресу, URL1:
LPDDR - Wikipedia
Данный printscreen веб страницы (снимок веб страницы, скриншот веб страницы), визуально-программная копия документа расположенного по адресу URL1 и сохраненная в файл, имеет: квалифицированную, усовершенствованную (подтверждены: метки времени, валидность сертификата), открепленную ЭЦП (приложена к данному файлу), что может быть использовано для подтверждения содержания и факта существования документа в этот момент времени. Права на данный скриншот принадлежат администрации Ask3.ru, использование в качестве доказательства только с письменного разрешения правообладателя скриншота. Администрация Ask3.ru не несет ответственности за информацию размещенную на данном скриншоте. Права на прочие зарегистрированные элементы любого права, изображенные на снимках принадлежат их владельцам. Качество перевода предоставляется как есть. Любые претензии, иски не могут быть предъявлены. Если вы не согласны с любым пунктом перечисленным выше, вы не можете использовать данный сайт и информация размещенную на нем (сайте/странице), немедленно покиньте данный сайт. В случае нарушения любого пункта перечисленного выше, штраф 55! (Пятьдесят пять факториал, Денежную единицу (имеющую самостоятельную стоимость) можете выбрать самостоятельно, выплаичвается товарами в течение 7 дней с момента нарушения.)