✖


Jump to content

Синхронная динамическая оперативная память

(Перенаправлено с PC133 )
«PC100» перенаправляется сюда. О японском домашнем компьютере см. NEC PC-100 .
памяти компьютера и хранения данных компьютера Типы
Общий
Неустойчивый
БАРАН
Исторический
Энергонезависимый
ПЗУ
НВОЗУ
ранней стадии NVRAM
Аналоговая запись
Оптический
В разработке
Исторический
Модуль памяти SDRAM

Синхронная динамическая оперативная память ( синхронное динамическое ОЗУ или SDRAM ) — это любая DRAM , в которой работа ее внешнего контактного интерфейса координируется внешним тактовым сигналом .

(ИС) DRAM Интегральные схемы , производившиеся с начала 1970-х по начало 1990-х годов, использовали асинхронный интерфейс, в котором входные управляющие сигналы оказывают прямое влияние на внутренние функции, задерживаясь только за счет прохождения по полупроводниковым путям. SDRAM имеет синхронный интерфейс, благодаря которому изменения на управляющих входах распознаются после нарастающего фронта тактового входа. В семействах SDRAM, стандартизированных JEDEC , тактовый сигнал управляет работой внутреннего конечного автомата , который реагирует на входящие команды. Эти команды можно конвейеризировать для повышения производительности, при этом ранее начатые операции завершаются при получении новых команд. Память разделена на несколько одинаковых по размеру, но независимых разделов, называемых банками , что позволяет устройству одновременно обрабатывать команды доступа к памяти в каждом банке и ускорять доступ в чередующемся режиме. Это позволяет SDRAM достигать большего параллелизма и более высоких скоростей передачи данных, чем асинхронные DRAM.

Конвейерная обработка означает, что чип может принять новую команду до того, как он завершит обработку предыдущей. При конвейерной записи за командой записи может немедленно следовать другая команда, не дожидаясь записи данных в массив памяти. При конвейерном чтении запрошенные данные появляются через фиксированное количество тактов (задержек) после команды чтения, в течение которых могут быть отправлены дополнительные команды.

История

[ редактировать ]
Восемь Hyundai микросхем PC100 DIMM SDRAM в корпусе

Самые ранние DRAM часто синхронизировались с тактовой частотой процессора (тактовой частотой) и использовались с ранними микропроцессорами. В середине 1970-х годов DRAM перешли на асинхронный дизайн, но в 1990-х годах вернулись к синхронной работе. [1] [2]

Первой коммерческой SDRAM стала Samsung KM48SL2000 микросхема памяти , имевшая емкость 16   Мбит. [3] Он был изготовлен компанией Samsung Electronics с использованием CMOS (дополнительный металл-оксид-полупроводник ) технологии в 1992 году. [4] и выпущен серийно в 1993 году. [3] К 2000 году SDRAM заменила практически все другие типы DRAM в современных компьютерах из-за своей большей производительности.

Задержка SDRAM по своей сути не ниже (более быстрое время доступа), чем у асинхронной DRAM. Действительно, ранняя SDRAM была несколько медленнее, чем современная пакетная EDO DRAM, из-за дополнительной логики. Преимущества внутренней буферизации SDRAM заключаются в ее способности чередовать операции с несколькими банками памяти, тем самым увеличивая эффективную пропускную способность .

Сегодня практически вся SDRAM производится в соответствии со стандартами, установленными JEDEC , ассоциацией электронной промышленности, которая принимает открытые стандарты для облегчения взаимодействия электронных компонентов. JEDEC официально приняла свой первый стандарт SDRAM в 1993 году, а затем приняла другие стандарты SDRAM, в том числе для DDR , DDR2 и DDR3 SDRAM .

SDRAM с двойной скоростью передачи данных , известная как DDR SDRAM , была впервые продемонстрирована компанией Samsung в 1997 году. [5] Samsung выпустила первый коммерческий чип DDR SDRAM (64   Мбит). [6] ) в июне 1998 года, [7] [8] [9] Вскоре в том же году последовала Hyundai Electronics (теперь SK Hynix ). [10]

SDRAM также доступна в зарегистрированных вариантах для систем, требующих большей масштабируемости, таких как серверы и рабочие станции .

Сегодня крупнейшими мировыми производителями SDRAM являются Samsung Electronics , SK Hynix , Micron Technology и Nanya Technology .

Тайминг

[ редактировать ]

Существует несколько ограничений на производительность DRAM. Наиболее заметным является время цикла чтения, время между последовательными операциями чтения до открытой строки. На этот раз время уменьшилось с 10 нс для SDRAM 100 МГц (1 МГц = Гц) до 5 нс для DDR-400, но оставалась относительно неизменной в поколениях DDR2-800 и DDR3-1600. Однако за счет работы схемы интерфейса со все более высокими кратными основной скорости чтения достижимая пропускная способность быстро увеличивается.

Другим ограничением является задержка CAS , время между предоставлением адреса столбца и получением соответствующих данных. Опять же, это время оставалось относительно постоянным и составляло 10–15 нс на протяжении последних нескольких поколений DDR SDRAM.

В процессе работы задержка CAS представляет собой определенное количество тактовых циклов, запрограммированное в регистре режима SDRAM и ожидаемое контроллером DRAM. Можно запрограммировать любое значение, но SDRAM не будет работать правильно, если оно слишком низкое. При более высоких тактовых частотах полезная задержка CAS в тактовых циклах естественным образом увеличивается. 10–15 нс — это 2–3 цикла (CL2–3) тактовой частоты 200 МГц DDR-400 SDRAM, CL4-6 для DDR2-800 и CL8-12 для DDR3-1600. Более медленные тактовые циклы, естественно, позволяют уменьшить количество циклов задержки CAS.

Модули SDRAM имеют свои собственные характеристики синхронизации, которые могут быть медленнее, чем у чипов модуля. Когда впервые появились чипы SDRAM с частотой 100 МГц, некоторые производители продавали модули «100 МГц», которые не могли надежно работать на такой тактовой частоте. В ответ Intel опубликовала стандарт PC100, в котором изложены требования и рекомендации по производству модуля памяти, способного надежно работать на частоте 100 МГц. Этот стандарт имел широкое влияние, и термин «PC100» быстро стал общим идентификатором для модулей SDRAM 100 МГц, и теперь модули обычно обозначаются номерами с префиксом «PC» (PC66, PC100 или PC133 - хотя фактическое значение чисел изменилось).

Сигналы управления

[ редактировать ]

Все команды синхронизируются относительно нарастающего фронта тактового сигнала. В дополнение к тактовому сигналу имеется шесть сигналов управления, в основном активный низкий , которые отбираются по нарастающему фронту тактового сигнала:

  • Включение часов CKE . Когда этот сигнал низкий, чип ведет себя так, как будто часы остановились. Никакие команды не интерпретируются, и время задержки команды не истекает. Состояние других линий управления не имеет значения. Действие этого сигнала фактически задерживается на один такт. То есть текущий тактовый цикл продолжается как обычно, но следующий тактовый цикл игнорируется, за исключением повторного тестирования входа CKE. Нормальные операции возобновляются по нарастающему фронту тактового сигнала после того, когда CKE получает высокий уровень выборки. Другими словами, все остальные операции микросхемы синхронизируются относительно нарастающего фронта замаскированных тактовых импульсов. Замаскированные тактовые сигналы представляют собой логическое «И» входных тактовых импульсов и состояние сигнала CKE во время предыдущего нарастающего фронта входных тактовых импульсов.
  • CS Выбор чипа . Когда этот сигнал высокий, чип игнорирует все остальные входы (кроме CKE) и действует так, как будто получена команда NOP.
  • DQM Маска данных . (Буква Q появляется потому, что в соответствии с соглашениями цифровой логики линии данных называются линиями «DQ».) При высоком уровне эти сигналы подавляют ввод-вывод данных. При сопровождении записи данных данные фактически не записываются в DRAM. Если высокий уровень установлен за два цикла до цикла чтения, данные чтения не выводятся из чипа. На чипе памяти x16 или DIMM приходится одна линия DQM на 8 бит.

Командные сигналы

[ редактировать ]
  • RAS , строб адреса строки. Несмотря на название, это не стробоскоп, а просто командный бит. Вместе с CAS и WE выбирается одна из восьми команд.
  • CAS , строб адреса столбца. Это тоже не строб, а скорее командный бит. Вместе с RAS и WE выбирается одна из восьми команд.
  • МЫ , пишем включить. Наряду с RAS и CAS , при этом выбирается одна из восьми команд. Обычно он отличает команды чтения от команд записи.

Выбор банка (BAn)

[ редактировать ]

Устройства SDRAM внутренне разделены на два, четыре или восемь независимых внутренних банков данных. От одного до трех входов адреса банка (BA0, BA1 и BA2) используются для выбора банка, которому направляется команда.

Адресация (А10/Ан)

[ редактировать ]

Многие команды также используют адрес, представленный на входных контактах адреса. Некоторые команды, которые либо не используют адрес, либо представляют адрес столбца, также используют A10 для выбора вариантов.

Команды

[ редактировать ]

Команды SDR SDRAM определяются следующим образом:

CS РАН КАС МЫ бакалавр н A10 н ​ Команда
ЧАС х х х х х х Блокировка команды (нет операции)
л ЧАС ЧАС ЧАС х х х Нет операции
л ЧАС ЧАС л х х х Пакетное завершение: остановить выполнение пакетного чтения или пакетной записи.
л ЧАС л ЧАС банк л столбец Чтение: прочитать пакет данных из текущей активной строки.
л ЧАС л ЧАС банк ЧАС столбец Чтение с автоматической предварительной зарядкой: как указано выше, и предварительная зарядка (закрытие строки), когда закончите.
л ЧАС л л банк л столбец Запись: запись пакета данных в текущую активную строку.
л ЧАС л л банк ЧАС столбец Напишите с автоматической предварительной зарядкой: как указано выше, и предварительную зарядку (закройте строку), когда закончите.
л л ЧАС ЧАС банк ряд Активный (активировать): открыть строку для команд чтения и записи.
л л ЧАС л банк л х Precharge: деактивировать (закрыть) текущую строку выбранного банка.
л л ЧАС л х ЧАС х Precharge all: деактивировать (закрыть) текущую строку всех банков.
л л л ЧАС х х х Автоматическое обновление: обновление одной строки каждого банка с использованием внутреннего счетчика. Все банки должны быть предварительно заряжены.
л л л л 0 0 режим Регистр режима загрузки: от A0 до A9 загружаются для настройки микросхемы DRAM.
Наиболее важными настройками являются задержка CAS (2 или 3 цикла) и длина пакета (1, 2, 4 или 8 циклов).

Все поколения SDRAM (SDR и DDRx) используют по существу одни и те же команды со следующими изменениями:

  • Дополнительные биты адреса для поддержки более крупных устройств
  • Дополнительные биты выбора банка
  • Регистры расширенного режима (DDR2 и выше используют 13 бит, A0–A12)
  • Дополнительные регистры расширенного режима (выбираются битами адреса банка)
  • DDR2 удаляет команду завершения пакета; DDR3 переназначает его как «калибровка ZQ».
  • DDR3 и DDR4 используют A12 во время команд чтения и записи для обозначения «пакетного прерывания», передачи данных половинной длины.
  • DDR4 меняет кодировку команды активации. Им управляет новый сигнал ACT , во время которого другие линии управления используются в качестве битов адреса строки 16, 15 и 14. Когда ACT имеет высокий уровень, другие команды такие же, как указано выше.

Строительство и эксплуатация

[ редактировать ]
Модуль памяти SDRAM, увеличено

Например, модуль SDRAM DIMM емкостью 512 МБ (который содержит 512 МБ) может состоять из восьми или девяти микросхем SDRAM, каждый из которых содержит 512 Мбит памяти, и каждый из них вносит 8 бит в 64- или 72-битную ширину DIMM. Типичный чип SDRAM емкостью 512 Мбит внутри содержит четыре независимых банка памяти по 16 МБ. Каждый банк представляет собой массив из 8192 строк по 16384 бита каждая. (2048 8-битных столбцов). Банк либо простаивает, либо активен, либо переходит из одного в другой. [6]

Активная . команда активирует свободный банк Он представляет двухбитный адрес банка (BA0–BA1) и 13-битный адрес строки (A0–A12) и вызывает чтение этой строки в массив банка, состоящий из всех 16 384 усилителей измерения столбцов. Это также называется «открытием» строки. Побочным эффектом этой операции является обновление ячеек динамической (емкостной) памяти этой строки.

После того как строка активирована или «открыта», чтения и записи для этой строки становятся возможными команды . Активация требует минимального времени, называемого задержкой между строками и столбцами, или t RCD, прежде чем может произойти чтение или запись. Это время, округленное до следующего кратного тактовому периоду, определяет минимальное количество циклов ожидания между активной командой и командой чтения или записи . Во время этих циклов ожидания дополнительные команды могут быть отправлены в другие банки; потому что каждый банк работает совершенно независимо.

Для команд чтения и записи требуется адрес столбца. Поскольку каждый чип одновременно обращается к восьми битам данных, существует 2048 возможных адресов столбцов, поэтому требуется всего 11 адресных строк (A0–A9, A11).

Когда выдается команда чтения , SDRAM выдает соответствующие выходные данные по линиям DQ вовремя нарастающего фронта тактового сигнала через несколько тактовых циклов, в зависимости от настроенной задержки CAS. Последующие слова пакета будут генерироваться вовремя для последующих нарастающих фронтов тактового сигнала.

Команда записи сопровождается данными, которые должны быть записаны, которые подаются на линии DQ во время того же нарастающего фронта тактовой частоты. Обязанностью контроллера памяти является обеспечение того, чтобы SDRAM не передавала данные чтения в линии DQ в то же время, когда ему необходимо передавать данные записи в эти линии. Это можно сделать, дождавшись завершения пакета чтения, прекратив пакет чтения или используя линию управления DQM.

Когда контроллеру памяти необходимо получить доступ к другой строке, он должен сначала вернуть усилители считывания этого банка в состояние ожидания, готовое к распознаванию следующей строки. Это известно как операция «предварительной зарядки» или «закрытия» строки. Предварительная зарядка может быть задана явно или может выполняться автоматически по завершении операции чтения или записи. Опять же, существует минимальное время, задержка предварительной зарядки строки, t RP , которое должно пройти до того, как эта строка будет полностью «закрыта» и, таким образом, банк будет простаивать, чтобы получить еще одну команду активации для этого банка.

Хотя обновление строки является автоматическим побочным эффектом ее активации, для этого существует минимальное время, которое требует минимального времени доступа к строке t задержки RAS между активной командой, открывающей строку, и соответствующей командой предварительной зарядки, закрывающей ее. Этот предел обычно затмевается желаемыми командами чтения и записи в строку, поэтому его значение мало влияет на типичную производительность.

Командное взаимодействие

[ редактировать ]

Команда «нет операции» всегда разрешена, в то время как команда регистра режима загрузки требует, чтобы все банки находились в режиме ожидания, и после этого должна пройти задержка, чтобы изменения вступили в силу. Команда автоматического обновления также требует, чтобы все банки находились в режиме ожидания, и требуется время цикла обновления t RFC для возврата чипа в состояние ожидания . (Это время обычно равно t RCD +t RP .) Единственная другая команда, которая разрешена для неактивного банка, — это активная команда. Как упоминалось выше, для этого требуется t УЗО, прежде чем ряд полностью разомкнется и сможет принимать команды чтения и записи.

Когда банк открыт, разрешены четыре команды: чтение, запись, завершение пакета и предварительная зарядка. Команды чтения и записи начинаются пакетами, которые могут быть прерваны следующими командами.

Прерывание пакета чтения

[ редактировать ]

Команда чтения, завершения пакета или предварительной зарядки может быть выдана в любое время после команды чтения и прервет пакетное чтение после настроенной задержки CAS. Таким образом, если команда чтения выдается в цикле 0, другая команда чтения выдается в цикле 2, а задержка CAS равна 3, то первая команда чтения начнет выдавать данные во время циклов 3 и 4, а затем результаты второго чтения. команда появится начиная с цикла 5.

Если команда, выданная в цикле 2, была пакетным завершением или предварительной зарядкой активного банка, то во время цикла 5 вывод не будет генерироваться.

Хотя прерывающее чтение может относиться к любому активному банку, команда предварительной зарядки прерывает пакетное чтение только в том случае, если оно относится к тому же банку или ко всем банкам; команда предварительной зарядки в другой банк не прерывает пакетное чтение.

Прерывание пакета чтения командой записи возможно, но более сложно. Это можно сделать, если сигнал DQM используется для подавления вывода из SDRAM, чтобы контроллер памяти мог передавать данные по линиям DQ в SDRAM вовремя для операции записи. Поскольку влияние DQM на данные чтения задерживается на два цикла, но влияние DQM на данные записи является немедленным, DQM должен быть повышен (чтобы замаскировать данные чтения), начиная как минимум за два цикла до команды записи, но должен быть понижен для цикл команды записи (при условии, что команда записи предназначена для какого-либо эффекта).

Выполнение этого всего за два тактовых цикла требует тщательной координации между временем, которое SDRAM требуется для отключения своего выхода на фронте тактовой частоты, и временем, когда данные должны быть переданы в качестве входных данных в SDRAM для записи на следующем фронте тактовой частоты. Если тактовая частота слишком высока, чтобы обеспечить достаточное время, может потребоваться три цикла.

Если команда чтения включает автоматическую предварительную зарядку, предварительная зарядка начинается в том же цикле, что и команда прерывания.

Пакетный заказ

[ редактировать ]

Современный микропроцессор с кэшем обычно обращается к памяти в строках кэша . Для передачи 64-байтовой строки кэша требуется восемь последовательных обращений к 64-битному DIMM, которые все могут быть вызваны одной командой чтения или записи путем настройки микросхем SDRAM с использованием регистра режима на выполнение пакетов по восемь слов . Выборка строки кэша обычно запускается при чтении с определенного адреса, а SDRAM позволяет сначала передать «критическое слово» строки кэша. («Слово» здесь относится к ширине чипа SDRAM или DIMM, которая для типичного модуля DIMM составляет 64 бита.) Чипы SDRAM поддерживают два возможных соглашения о порядке расположения оставшихся слов в строке кэша.

Пакеты всегда получают доступ к выровненному блоку последовательных слов BL, начинающихся с числа, кратного BL. Так, например, пакетный доступ по четырем словам к любому адресу столбца от четвертого до седьмого вернет слова с четвертого по седьмой. Однако порядок зависит от запрошенного адреса и настроенного типа пакета: последовательный или чередующийся. Обычно контроллер памяти требует того или иного. Когда длина пакета равна одному или двум, тип пакета не имеет значения. Для длины пакета, равной единице, запрошенное слово является единственным словом, к которому осуществляется доступ. При длине пакета, равной двум, сначала осуществляется доступ к запрошенному слову, а затем к другому слову в выровненном блоке. Это следующее слово, если указан четный адрес, и предыдущее слово, если указан нечетный адрес.

В последовательном пакетном режиме доступ к более поздним словам осуществляется в возрастающем порядке адреса, возвращаясь к началу блока при достижении конца. Так, например, для длины пакета, равной четырем, и запрошенного адреса столбца, равного пяти, доступ к словам будет осуществляться в порядке 5-6-7-4. Если бы длина пакета была равна восьми, порядок доступа был бы 5-6-7-0-1-2-3-4. Это делается путем добавления счетчика к адресу столбца и игнорирования переноса длины пакета. Пакетный режим с чередованием вычисляет адрес, используя исключительную операцию или между счетчиком и адресом. Используя тот же начальный адрес пять, пакет из четырех слов вернет слова в порядке 5-4-7-6. Пакет из восьми слов будет иметь вид 5-4-7-6-1-0-3-2. [11] предпочитает его Хотя это и более запутанно для людей, это может быть проще реализовать на аппаратном уровне, и Intel для своих микропроцессоров. [ нужна ссылка ]

Если адрес запрошенного столбца находится в начале блока, оба пакетных режима (последовательный и чередующийся) возвращают данные в одной и той же последовательной последовательности 0-1-2-3-4-5-6-7. Разница имеет значение только в том случае, если строка кэша извлекается из памяти в порядке критического слова.

Регистр режима

[ редактировать ]

SDRAM с одинарной скоростью передачи данных имеет один 10-битный регистр программируемого режима. Более поздние стандарты SDRAM с двойной скоростью передачи данных добавляют дополнительные регистры режима, адресуемые с помощью выводов адреса банка. Для SDR SDRAM выводы адреса банка и адресные строки A10 и выше игнорируются, но во время записи в регистр режима они должны быть равны нулю.

Биты от M9 до M0 представлены в адресных строках от A9 до A0 во время цикла регистра режима загрузки.

  • M9: пакетный режим записи. Если 0, при записи используется длина и режим пакета чтения. Если 1, все записи выполняются непакетно (в одном месте).
  • M8, M7: Режим работы. Зарезервировано и должно быть 00.
  • M6, M5, M4: задержка CAS. Обычно разрешены только 010 (CL2) и 011 (CL3). Определяет количество циклов между командой чтения и выводом данных из чипа. Чип имеет фундаментальное ограничение на это значение в наносекундах; во время инициализации контроллер памяти должен использовать свои знания о тактовой частоте, чтобы перевести этот предел в циклы.
  • M3: Пакетный тип. 0 — запрашивает последовательный порядок пакетов, а 1 — чередующийся порядок пакетов.
  • M2, M1, M0: длина пакета. Значения 000, 001, 010 и 011 определяют размер пакета в 1, 2, 4 или 8 слов соответственно. Каждое чтение (и запись, если M9 равно 0) будет выполнять такое количество обращений, если только оно не будет прервано пакетной остановкой или другой командой. Значение 111 определяет пакетную передачу всей строки. Всплеск будет продолжаться до тех пор, пока не будет прерван. Полнострочные пакеты разрешены только для последовательного типа пакета.

Более поздние стандарты SDRAM (с двойной скоростью передачи данных) используют больше битов регистра режима и предоставляют дополнительные регистры режима, называемые «регистрами расширенного режима». Номер регистра кодируется на выводах адреса банка во время команды регистра режима загрузки. Например, DDR2 SDRAM имеет 13-битный регистр режима, 13-битный регистр расширенного режима № 1 (EMR1) и 5-битный регистр расширенного режима № 2 (EMR2).

Автоматическое обновление

[ редактировать ]

Чип ОЗУ можно обновить, открывая и закрывая (активируя и предварительно заряжая) каждую строку в каждом банке. Однако для упрощения контроллера памяти чипы SDRAM поддерживают команду «автоматического обновления», которая выполняет эти операции для одной строки в каждом банке одновременно. SDRAM также поддерживает внутренний счетчик, который перебирает все возможные строки. Контроллер памяти должен просто выдавать достаточное количество команд автоматического обновления (по одной на строку, 8192 в примере, который мы использовали) каждый интервал обновления (t REF = 64 мс — обычное значение). Все банки должны находиться в режиме ожидания (закрыты, предварительно заряжены) на момент подачи этой команды.

Режимы низкого энергопотребления

[ редактировать ]

Как уже упоминалось, вход разрешения синхронизации (CKE) может использоваться для эффективной остановки синхронизации SDRAM. На входе CKE производится выборка каждого нарастающего фронта тактового сигнала, и если он низкий, следующий нарастающий фронт тактового сигнала игнорируется для всех целей, кроме проверки CKE. Пока CKE низкий, можно изменить тактовую частоту или даже полностью остановить тактовую частоту.

Если CKE понижается, пока SDRAM выполняет операции, он просто «зависает» на месте до тех пор, пока CKE не поднимется снова.

Если SDRAM простаивает (все банки предварительно заряжены, команды не выполняются), когда CKE понижается, SDRAM автоматически переходит в режим пониженного энергопотребления, потребляя минимальную мощность до тех пор, пока CKE снова не поднимется. Это не должно длиться дольше максимального интервала обновления t REF , иначе содержимое памяти может быть потеряно. В это время разрешено полностью останавливать часы для дополнительной экономии электроэнергии.

Наконец, если CKE снижается одновременно с отправкой команды автоматического обновления в SDRAM, SDRAM переходит в режим самообновления. Это похоже на отключение питания, но SDRAM использует встроенный таймер для генерации внутренних циклов обновления по мере необходимости. В это время часы могут быть остановлены. Хотя режим самообновления потребляет немного больше энергии, чем режим пониженного энергопотребления, он позволяет полностью отключить контроллер памяти, что обычно с лихвой компенсирует разницу.

SDRAM, предназначенная для устройств с батарейным питанием, предлагает некоторые дополнительные возможности энергосбережения. Один из них — обновление, зависящее от температуры; встроенный датчик температуры снижает частоту обновления при более низких температурах, а не всегда работает с наихудшей частотой. Другой вариант — выборочное обновление, при котором самообновление ограничивается частью массива DRAM. Обновляемая часть настраивается с использованием регистра расширенного режима. Третий, реализованный в Mobile DDR (LPDDR) и LPDDR2, — это режим «глубокого отключения питания», который делает память недействительной и требует полной повторной инициализации для выхода из него. Это активируется путем отправки команды «завершение пакета» при понижении CKE.

Архитектура предварительной выборки DDR SDRAM

[ редактировать ]

DDR SDRAM использует архитектуру предварительной выборки, обеспечивающую быстрый и простой доступ к нескольким словам данных, расположенным в общей физической строке памяти.

Архитектура предварительной выборки использует преимущества специфических характеристик доступа к памяти DRAM. Типичные операции с памятью DRAM включают три фазы: предварительная зарядка битовой строки , доступ к строке, доступ к столбцу. Доступ к строкам является основой операции чтения, поскольку он включает в себя тщательное распознавание крошечных сигналов в ячейках памяти DRAM; это самая медленная фаза работы памяти. Однако после считывания строки последующий доступ к столбцу этой же строки может быть очень быстрым, поскольку усилители считывания также действуют как защелки. Для справки, ряд 1 Гбит [6] DDR3 Устройство имеет ширину 2048 бит , поэтому внутренне 2048 бит считываются в 2048 отдельных усилителей считывания во время фазы доступа к строке. Доступ к строке может занять 50 нс , в зависимости от скорости DRAM, тогда как доступ к столбцу из открытой строки занимает менее 10 нс.

Традиционные архитектуры DRAM уже давно поддерживают быстрый доступ к столбцам к битам в открытой строке. Для 8-битной микросхемы памяти с шириной строки 2048 бит доступ к любому из 256 слов данных (2048/8) в строке может быть очень быстрым, при условии, что не происходит промежуточного доступа к другим строкам.

Недостаток старого метода быстрого доступа к столбцу заключался в том, что для каждого дополнительного слова данных в строке приходилось отправлять новый адрес столбца. Адресная шина должна была работать на той же частоте, что и шина данных. Архитектура предварительной выборки упрощает этот процесс, позволяя в результате одного запроса адреса получить несколько слов данных.

В архитектуре буфера предварительной выборки, когда происходит доступ к памяти к строке, буфер захватывает набор соседних слов данных в строке и считывает их («пакетно» их) в быстрой последовательности на выводах ввода-вывода без необходимости запросы адресов отдельных столбцов. Это предполагает, что ЦП хочет, чтобы соседние слова данных находились в памяти, что на практике очень часто и происходит. Например, в DDR1 два соседних слова данных будут считаны из каждого чипа за один и тот же такт и помещены в буфер предварительной выборки. Затем каждое слово будет передаваться по последовательным нарастающим и спадающим фронтам тактового цикла. Аналогично, в DDR2 с буфером предварительной выборки 4n четыре последовательных слова данных считываются и помещаются в буфер, в то время как тактовый сигнал, который в два раза быстрее, чем внутренний тактовый сигнал DDR, передает каждое слово по последовательному нарастающему и спадающему фронту сигнала. более быстрые внешние часы [12]

Глубину буфера предварительной выборки также можно рассматривать как соотношение между частотой основной памяти и частотой ввода-вывода. В архитектуре предварительной выборки 8n (например, DDR3 ) ввод-вывод будет работать в 8 раз быстрее, чем ядро ​​памяти (каждый доступ к памяти приводит к пакету из 8 слов данных на ввод-вывод). Таким образом, ядро ​​памяти с частотой 200 МГц сочетается с модулями ввода-вывода, каждый из которых работает в восемь раз быстрее (1600 мегабит в секунду). Если память имеет 16 операций ввода-вывода, общая пропускная способность чтения составит 200 МГц x 8 слов данных/доступ x 16 операций ввода-вывода = 25,6 гигабит в секунду (Гбит/с) или 3,2 гигабайта в секунду (ГБ/с). Модули с несколькими микросхемами DRAM могут обеспечить соответственно более высокую пропускную способность.

Каждое поколение SDRAM имеет разный размер буфера предварительной выборки:

Поколения

[ редактировать ]
Карта функций SDRAM
Тип Изменения функций
SDRAM
DDR1
DDR2 Доступ ≥4 слов
«Пакетное завершение» удалено.
4 устройства используются параллельно
1,25–5 нс за цикл
Внутренние операции выполняются на половине тактовой частоты.
Сигнал: SSTL_18 (1,8 В) [13]
DDR3 Доступ ≥8 слов
Сигнал: SSTL_15 (1,5 В) [13]
Гораздо более длительные задержки CAS
DDR4 V cc ≤ 1,2 В между точками (один модуль на канал)

СДР

[ редактировать ]
64 МБ [6] Звуковая память звуковой Sound Blaster X-Fi Fatality Pro карты построена на двух микросхемах Micron 48LC32M8A2 SDRAM. Они работают на частоте 133 МГц (период такта 7,5 нс) и имеют шины данных шириной 8 бит. [14]

Первоначально известная просто как SDRAM , SDRAM с одинарной скоростью передачи данных может принимать одну команду и передавать одно слово данных за такт. Чипы изготавливаются с различными размерами шин данных (чаще всего 4, 8 или 16 бит), но микросхемы обычно собираются в 168-контактные модули DIMM , которые считывают или записывают 64 (без ECC) или 72 ( ECC ) бита за раз. .

Использование шины данных является сложным и поэтому требует сложной схемы контроллера DRAM. Это связано с тем, что данные, записываемые в DRAM, должны быть представлены в том же цикле, что и команда записи, но операции чтения производят вывод через 2 или 3 цикла после команды чтения. Контроллер DRAM должен гарантировать, что шина данных никогда не потребуется для одновременного чтения и записи.

Типичные тактовые частоты SDR SDRAM составляют 66, 100 и 133 МГц (периоды 15, 10 и 7,5 нс), обозначаемые соответственно PC66, PC100 и PC133. Были доступны тактовые частоты до 200 МГц. Он работает при напряжении 3,3 В.

Этот тип SDRAM медленнее, чем варианты DDR, поскольку за такт передается только одно слово данных (одиночная скорость передачи данных). Но этот тип также быстрее, чем его предшественники DRAM с расширенным выводом данных (EDO-RAM) и DRAM с быстрым страничным режимом (FPM-RAM), которым обычно требовалось два или три такта для передачи одного слова данных.

ПК66

[ редактировать ]

PC66 относится к стандарту внутренней съемной компьютерной памяти , определенному JEDEC . PC66 — Synchronous DRAM, работающий на тактовой частоте 66,66 МГц, на 64-битной шине, при напряжении 3,3 В. PC66 доступен в форм-факторах 168-контактный DIMM и 144-контактный SO-DIMM . Теоретическая пропускная способность составляет 533 МБ/с. (1 МБ/с = один миллион байт в секунду)

Этот стандарт использовался ПК на базе Intel Pentium и AMD K6 . Он также присутствует в Beige Power Mac G3 , ранних моделях iBooks и PowerBook G3 . Он также использовался во многих ранних системах Intel Celeron 66 МГц с частотой системной шины . На смену ему пришли стандарты PC100 и PC133.

ПК100

[ редактировать ]
О японском домашнем компьютере см. NEC PC-100 .
DIMM: 168 контактов и два выреза

PC100 — это стандарт внутренней съемной компьютерной оперативной памяти , определенный JEDEC . PC100 относится к Synchronous DRAM, работающей на тактовой частоте 100 МГц, на 64-битной шине, при напряжении 3,3 В. PC100 доступен в 168-контактный DIMM и 144-контактный SO-DIMM форм-факторах . PC100 обратно совместим с PC66 и был заменен стандартом PC133.

Модуль, построенный на чипах SDRAM с частотой 100 МГц, не обязательно способен работать на частоте 100 МГц. Стандарт PC100 определяет возможности модуля памяти в целом. PC100 используется во многих старых компьютерах; В конце 1990-х годов наиболее распространенными компьютерами с памятью PC100 были ПК.

ПК133

[ редактировать ]

PC133 — это стандарт компьютерной памяти, определенный JEDEC . PC133 относится к SDR SDRAM, работающей на тактовой частоте 133 МГц, на 64-битной шине, при напряжении 3,3 В. PC133 доступен в форм-факторах 168-контактный DIMM и 144-контактный SO-DIMM . PC133 — это самый быстрый и окончательный стандарт SDR SDRAM, когда-либо одобренный JEDEC, который обеспечивает пропускную способность 1,066 ГБ в секунду ([133,33 МГц * 64/8] = 1,066 ГБ/с). (1 ГБ/с = один миллиард байт в секунду) PC133 обратно совместим с PC100 и PC66.

ГДР

[ редактировать ]
Основная статья: DDR SDRAM

Хотя задержка доступа к DRAM фундаментально ограничена массивом DRAM, DRAM имеет очень высокую потенциальную пропускную способность, поскольку каждое внутреннее чтение на самом деле представляет собой строку из многих тысяч бит. Чтобы сделать большую часть этой пропускной способности доступной для пользователей, был разработан интерфейс с двойной скоростью передачи данных . При этом используются те же команды, которые принимаются один раз за такт, но считываются или записываются два слова данных за такт. Интерфейс DDR выполняет это путем чтения и записи данных как по нарастающему, так и по спадающему фронту тактового сигнала. Кроме того, задним числом были внесены некоторые незначительные изменения в синхронизацию интерфейса SDR, а напряжение питания было снижено с 3,3 до 2,5 В. В результате DDR SDRAM не имеет обратной совместимости с SDR SDRAM.

DDR SDRAM (иногда называемая DDR1 для большей ясности) удваивает минимальную единицу чтения или записи; каждый доступ относится как минимум к двум последовательным словам.

Типичные тактовые частоты DDR SDRAM составляют 133, 166 и 200 МГц (7,5, 6 и 5 нс/цикл), обычно описываемые как DDR-266, DDR-333 и DDR-400 (3,75, 3 и 2,5 нс на такт). Соответствующие 184-контактные модули DIMM известны как PC-2100, PC-2700 и PC-3200. Доступна производительность до DDR-550 (PC-4400).

DDR2

[ редактировать ]
Основная статья: DDR2 SDRAM

DDR2 SDRAM очень похожа на DDR SDRAM, но минимальная единица чтения или записи снова удваивается, до четырех последовательных слов. Протокол шины также был упрощен, чтобы обеспечить более высокую производительность. (В частности, удалена команда «завершение пакетного режима».) Это позволяет удвоить скорость шины SDRAM без увеличения тактовой частоты внутренних операций ОЗУ; вместо этого внутренние операции выполняются в модулях, в четыре раза превышающих SDRAM. Кроме того, был добавлен дополнительный вывод адреса банка (BA2), позволяющий использовать восемь банков на больших микросхемах ОЗУ.

Типичные тактовые частоты DDR2 SDRAM составляют 200, 266, 333 или 400 МГц (периоды 5, 3,75, 3 и 2,5 нс), обычно описываемые как DDR2-400, DDR2-533, DDR2-667 и DDR2-800 (периоды 2,5, 2,5 нс). 1,875, 1,5 и 1,25 нс). Соответствующие 240-контактные модули DIMM известны как от PC2-3200 до PC2-6400. DDR2 SDRAM теперь доступна с тактовой частотой 533 МГц, обычно обозначаемой как DDR2-1066, а соответствующие модули DIMM известны как PC2-8500 (также называемые PC2-8600 в зависимости от производителя). Доступна производительность до DDR2-1250 (PC2-10000).

Обратите внимание: поскольку внутренние операции выполняются на половине тактовой частоты, память DDR2-400 (внутренняя тактовая частота 100 МГц) имеет несколько большую задержку, чем DDR-400 (внутренняя тактовая частота 200 МГц).

DDR3

[ редактировать ]
Основная статья: DDR3 SDRAM

DDR3 продолжает эту тенденцию, удваивая минимальную единицу чтения или записи до восьми последовательных слов. Это позволяет еще раз удвоить пропускную способность и скорость внешней шины без необходимости изменения тактовой частоты внутренних операций, а только ширины. Чтобы поддерживать скорость передачи 800–1600 МБ/с (оба края тактовой частоты 400–800 МГц), внутренний массив ОЗУ должен выполнять выборку 100–200 Мб в секунду.

Опять же, с каждым удвоением недостатком является увеличение задержки . Как и во всех поколениях DDR SDRAM, команды по-прежнему ограничены одним фронтом тактовой частоты, а задержка команд выражена в тактовых циклах, что составляет половину скорости обычно указываемой скорости передачи ( задержка CAS 8 для DDR3-800 равна 8/ (400 МГц) = 20 нс, точно такая же задержка CAS2 на PC100 SDR SDRAM).

Чипы памяти DDR3 производятся коммерчески. [15] и компьютерные системы, использующие их, были доступны со второй половины 2007 года, [16] со значительным использованием с 2008 года. [17] Первоначальные тактовые частоты составляли 400 и 533 МГц, которые обозначаются как DDR3-800 и DDR3-1066 (модули PC3-6400 и PC3-8500), но 667 и 800 МГц обозначаются как DDR3-1333 и DDR3-1600 (PC3-10600). и модули PC3-12800) теперь стали обычным явлением. [18] Доступна производительность до DDR3-2800 (модули PC3 22400). [19]

DDR4

[ редактировать ]
Основная статья: DDR4 SDRAM

DDR4 SDRAM является преемником DDR3 SDRAM . Он был представлен на форуме разработчиков Intel в Сан-Франциско в 2008 году и должен был быть выпущен на рынок в 2011 году. В ходе его разработки сроки значительно менялись: первоначально предполагалось, что он будет выпущен в 2012 году. [20] и позже (в течение 2010 г.), который, как ожидается, будет выпущен в 2015 г., [21] до того, как образцы были анонсированы в начале 2011 года, и производители начали объявлять, что коммерческое производство и выпуск на рынок ожидаются в 2012 году. DDR4 достигла массового внедрения примерно в 2015 году, что сопоставимо с примерно пятью годами, которые потребовались DDR3 для достижения массового перехода на DDR2. .

Чипы DDR4 работают при напряжении 1,2 В или меньше. [22] [23] по сравнению с 1,5 В чипов DDR3 и обеспечивают более 2 миллиардов передач данных в секунду. Ожидалось, что они будут внедрены на частоте 2133 МГц, которая, по оценкам, увеличится до потенциальной 4266 МГц. [24] и пониженное напряжение 1,05 В. [25] к 2013 году.

DDR4 больше не удваивал внутреннюю ширину предварительной выборки, а использовал ту же предварительную выборку 8 n , что и DDR3. [26] Таким образом, необходимо будет чередовать операции чтения из нескольких банков, чтобы шина данных была занята.

В феврале 2009 года Samsung утвердила 40-нм чипы DRAM, что считается «значительным шагом» на пути к разработке DDR4. [27] поскольку по состоянию на 2009 год нынешние чипы DRAM только начинали переходить на техпроцесс 50 нм. [28] В январе 2011 года Samsung объявила о завершении и выпуске для тестирования 30-нм процессора объемом 2048 МБ. [6] Модуль DRAM DDR4. Он имеет максимальную пропускную способность 2,13 Гбит/с при напряжении 1,2 В, использует технологию псевдооткрытого стока и потребляет на 40 % меньше энергии, чем эквивалентный модуль DDR3. [29] [30]

DDR5

[ редактировать ]
Основная статья: DDR5 SDRAM

В марте 2017 года JEDEC объявил, что стандарт DDR5 находится в стадии разработки. [31] но не предоставил никаких подробностей, за исключением целей удвоения пропускной способности DDR4, снижения энергопотребления и публикации стандарта в 2018 году. Стандарт был выпущен 14 июля 2020 года. [32]

Неудачные преемники

[ редактировать ]

Помимо DDR, было предложено несколько других технологий памяти, которые пришли на смену SDR SDRAM.

Рамбус DRAM (RDRAM)

[ редактировать ]

RDRAM была запатентованной технологией, конкурирующей с DDR. Его относительно высокая цена и неутешительная производительность (из-за высоких задержек и узкого 16-битного канала данных по сравнению с 64-битным каналом DDR) привели к тому, что он проиграл гонку за замену SDR SDRAM.

[ редактировать ]

SLDRAM имела более высокую производительность и конкурировала с RDRAM. Он был разработан в конце 1990-х годов Консорциумом SLDRAM. Консорциум SLDRAM состоял из около 20 крупнейших производителей DRAM и компьютерной индустрии. (Консорциум SLDRAM был зарегистрирован как SLDRAM Inc., а затем изменил свое название на Advanced Memory International, Inc.) SLDRAM был открытым стандартом и не требовал лицензионных отчислений. Спецификации предусматривали использование 64-битной шины с тактовой частотой 200, 300 или 400 МГц. Это достигается за счет того, что все сигналы находятся на одной линии, что позволяет избежать времени синхронизации нескольких линий. Как и DDR SDRAM , SLDRAM использует шину с двойной накачкой, что обеспечивает эффективную скорость 400,00 МГц. [33] 600, [34] или 800 МТ/с . (1 MT/с = 1000^2 передачи в секунду)

SLDRAM использовала 11-битную командную шину (10 командных битов CA9:0 плюс одну строку FLAG начала команды) для передачи 40-битных командных пакетов по 4 последовательным фронтам дифференциального командного тактового сигнала (CCLK/CCLK#). В отличие от SDRAM, здесь не было сигналов выбора для каждого кристалла; каждому чипу при сбросе присваивался идентификатор, а команда содержала идентификатор чипа, который должен его обработать. Данные передавались пакетами по 4 или 8 слов по 18-битной (на чип) шине данных с использованием одного из двух дифференциальных тактовых импульсов данных (DCLK0/DCLK0# и DCLK1/DCLK1#). В отличие от стандартной SDRAM, тактовая частота генерируется источником данных (микросхемой SLDRAM в случае операции чтения) и передается в том же направлении, что и данные, что значительно снижает искажения данных. Чтобы избежать необходимости делать паузу при изменении источника DCLK, каждая команда указывает, какую пару DCLK она будет использовать. [35]

Основная команда чтения/записи состояла из (начиная с CA9 первого слова):

SLDRAM Пакет запроса чтения, записи или строки
ФЛАГ СА9 СА8 СА7 СА6 СА5 СА4 ок 3 СА2 СА1 СА0
1 ID8 Идентификатор устройства ID0 CMD5
0 Код команды CMD0 Банк Ряд
0 Ряд (продолжение) 0
0 0 0 0 Столбец
  • 9 бит идентификатора устройства
  • 6 бит команды
  • 3 бита адреса банка
  • 10 или 11 бит адреса строки
  • 5 или 4 резервных бита для расширения строки или столбца
  • 7 бит адреса столбца

Отдельные устройства имели 8-битные идентификаторы. 9-й бит идентификатора, передаваемого в командах, использовался для адресации нескольких устройств. Можно обратиться к любой совмещенной группе размером со степень двойки. Если переданный мсбит был установлен, все младшие биты до младшего 0 бита передаваемого адреса включительно игнорировались для запроса «это адресовано мне?» целей. (Если бит ID8 на самом деле считается менее значимым, чем бит ID0, сопоставление одноадресных адресов становится частным случаем этого шаблона.)

Команда чтения/записи очистила msbit:

  • CMD5=0
  • CMD4=1, чтобы открыть (активировать) указанную строку; CMD4=0, чтобы использовать текущую открытую строку
  • CMD3=1 для передачи пакета из 8 слов; CMD3=0 для пакета из 4 слов
  • CMD2=1 для записи, CMD2=0 для чтения.
  • CMD1=1, чтобы закрыть строку после этого доступа; CMD1=0, чтобы оставить его открытым.
  • CMD0 выбирает пару DCLK для использования (DCLK1 или DCLK0).

Заметным упущением в спецификации была возможность побайтовой записи; он был разработан для систем с кэшами и памятью ECC , которые всегда записывают данные, кратные строке кэша.

Дополнительные команды (с установленным CMD5) открывали и закрывали строки без передачи данных, выполняли операции обновления, читали или записывали регистры конфигурации и выполняли другие операции обслуживания. Большинство этих команд поддерживали дополнительный 4-битный субидентификатор (отправляемый в виде 5 бит с использованием той же многоадресной кодировки, что и основной идентификатор), который можно было использовать для различения устройств, которым был назначен один и тот же основной идентификатор, поскольку они были подключены в параллельно и всегда читаются/записываются одновременно.

Для управления различными параметрами синхронизации устройства существовало несколько 8-битных регистров управления и 32-битных регистров состояния.

Память виртуального канала (VCM) SDRAM

[ редактировать ]

VCM был проприетарным типом SDRAM, разработанным NEC , но выпущенным как открытый стандарт без каких-либо лицензионных сборов. Он совместим по выводам со стандартной SDRAM, но команды другие. Эта технология была потенциальным конкурентом RDRAM , поскольку VCM была не такой дорогой, как RDRAM. Модуль памяти виртуального канала (VCM) механически и электрически совместим со стандартной SDRAM, поэтому поддержка обоих зависит только от возможностей контроллера памяти . В конце 1990-х годов ряд чипсетов северного моста ПК (например, популярные VIA KX133 и KT133 ) включали поддержку VCSDRAM.

VCM вставляет кэш SRAM из 16 «канальных» буферов, каждый размером в 1/4 строки «сегмента», между строками усилителя считывания банков DRAM и контактами ввода-вывода данных. Команды «Предварительная выборка» и «Восстановление», уникальные для VCSDRAM, копируют данные между строкой усилителя считывания DRAM и буферами канала, в то время как эквивалент команд чтения и записи SDRAM указывает номер канала для доступа. Таким образом, чтение и запись могут выполняться независимо от текущего активного состояния массива DRAM, при этом эквивалент четырех полных строк DRAM может быть «открыт» для доступа одновременно. Это улучшение по сравнению с двумя открытыми рядами, возможными в стандартной двухбанковой SDRAM. (На самом деле для некоторых операций используется 17-й «фиктивный канал».)

Для чтения из VCSDRAM после активной команды требуется команда «предварительной выборки» для копирования данных из массива усилителей считывания в канальную SDRAM. Эта команда указывает банк, два бита адреса столбца (для выбора сегмента строки) и четыре бита номера канала. Как только это будет выполнено, массив DRAM может быть предварительно загружен, пока продолжаются команды чтения в буфер канала. Для записи сначала данные записываются в буфер канала (обычно предварительно инициализированный с помощью команды предварительной выборки), затем команда восстановления с теми же параметрами, что и команда предварительной выборки, копирует сегмент данных из канала в массив усилителей считывания.

В отличие от обычной записи SDRAM, которая должна выполняться в активную (открытую) строку, банк VCSDRAM должен быть предварительно загружен (закрыт) при подаче команды восстановления. Активная команда сразу после команды восстановления указывает, что строка DRAM завершает запись в массив DRAM. Кроме того, имеется 17-й «фиктивный канал», который позволяет осуществлять запись в текущую открытую строку. Он не может быть прочитан, но может быть предварительно загружен, записан и восстановлен в массиве усилителей считывания. [36] [37]

Хотя обычно сегмент восстанавливается по тому же адресу памяти, из которого он был предварительно выбран, буферы канала также могут использоваться для очень эффективного копирования или очистки больших, выровненных блоков памяти. (Использование сегментов в четверть ряда обусловлено тем фактом, что ячейки DRAM уже, чем ячейки SRAM.) Биты SRAM имеют ширину в четыре бита DRAM и удобно подключаются к одному из четырех битов DRAM, которые они охватывают.) Дополнительные команды выполняют предварительную выборку пары сегментов для пары каналов, а необязательная команда объединяет предварительную выборку, чтение и предварительную зарядку для уменьшения накладных расходов при случайном чтении.

Выше приведены команды, стандартизированные JEDEC. Более ранние чипы не поддерживали фиктивный канал или предварительную выборку пары и использовали другую кодировку для предварительной зарядки.

13-битная адресная шина, как показано здесь, подходит для устройств до 128 Мбит. [6] . Он имеет два банка, каждый из которых содержит 8192 строки и 8192 столбца. Таким образом, адреса строк составляют 13 бит, адреса сегментов — два бита, а восемь битов адреса столбца необходимы для выбора одного байта из 2048 бит (256 байт) в сегменте.

Синхронная графическая память (SGRAM)

[ редактировать ]

Синхронная графическая память (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Он предназначен для задач, связанных с графикой, таких как текстурная память и кадровые буферы , имеющиеся на видеокартах . Он добавляет такие функции, как маскирование битов (запись в указанную битовую плоскость, не затрагивая другие) и запись блоков (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM , SGRAM является однопортовым. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.

Самая ранняя известная память SGRAM имеет емкость 8   Мбит. [6] чипы, выпущенные в 1994 году: Hitachi HM5283206, представленный в ноябре 1994 года, [38] и NEC μPD481850, представленный в декабре 1994 года. [39] использующим SGRAM, является Sony PlayStation Самым ранним известным коммерческим устройством , (PS) игровая консоль , начиная с японской модели SCPH-5000, выпущенной в декабре 1995 года и использующей чип NEC μPD481850. [40] [41]

Графическая память SDRAM с двойной скоростью передачи данных (GDDR SDRAM)

[ редактировать ]
Основная статья: GDDR SDRAM

Графическая память SDRAM с двойной скоростью передачи данных ( GDDR SDRAM ) — это тип специализированной DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые общие технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2023 год существует восемь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 , GDDR6X и GDDR6W .

GDDR изначально была известна как DDR SGRAM. Он был коммерчески представлен как 16   Мбит. [6] чип памяти от Samsung Electronics , 1998 год. [8]

Память с высокой пропускной способностью (HBM)

[ редактировать ]
Основная статья: Память с высокой пропускной способностью

High Bandwidth Memory (HBM) — это высокопроизводительный интерфейс оперативной памяти для 3D-стековой SDRAM от Samsung , AMD и SK Hynix . Он предназначен для использования совместно с высокопроизводительными графическими ускорителями и сетевыми устройствами. [42] Первый чип памяти HBM был произведен компанией SK Hynix в 2013 году. [43]

Хронология

[ редактировать ]
См. также: Оперативная память § Временная шкала , Флэш-память § Временная шкала и Количество транзисторов § Память.

SDRAM

[ редактировать ]
Синхронная динамическая оперативная память (SDRAM)
Дата введения Название чипа Емкость ( бит ) [6] Тип SDRAM Производитель(и) Процесс МОП-транзистор Область Ссылка
1992 КМ48SL2000 16 Мбит СДР Samsung ? КМОП ? [4] [3]
1996 МСМ5718C50 18 Мбит РДРАМ Сократить ? КМОП 325 мм 2 [44]
N64 РДОЗУ 36 Мбит РДРАМ НЭК ? КМОП ? [45]
? 1024 Мбит СДР Мицубиси 150 нм КМОП ? [46]
1997 ? 1024 Мбит СДР Хюндай ? СЕБЯ ? [10]
1998 MD5764802 64 Мбит РДРАМ Сократить ? КМОП 325 мм 2 [44]
март 1998 г. Прямая РДОЗУ 72 Мбит РДРАМ Рамбус ? КМОП ? [47]
июнь 1998 г. ? 64 Мбит ГДР Samsung ? КМОП ? [8] [7] [9]
1998 ? 64 Мбит ГДР Хюндай ? КМОП ? [10]
128 Мбит СДР Samsung ? КМОП ? [48] [7]
1999 ? 128 Мбит ГДР Samsung ? КМОП ? [7]
1024 Мбит ГДР Samsung 140 нм КМОП ? [46]
2000 GS eDRAM 32 Мбит eDRAM Сони , Тошиба 180 нм КМОП 279 мм 2 [49]
2001 ? 288 Мбит РДРАМ Хайникс ? КМОП ? [50]
? DDR2 Samsung 100 нм КМОП ? [9] [46]
2002 ? 256 Мбит СДР Хайникс ? КМОП ? [50]
2003 EE+GS eDRAM 32 Мбит eDRAM Сони, Тошиба 90 нм КМОП 86 мм 2 [49]
? 72 Мбит DDR3 Samsung 90 нм КМОП ? [51]
512 Мбит DDR2 Хайникс ? КМОП ? [50]
Эльпида 110 нм КМОП ? [52]
1024 Мбит DDR2 Хайникс ? КМОП ? [50]
2004 ? 2048 Мбит DDR2 Samsung 80 нм КМОП ? [53]
2005 EE+GS eDRAM 32 Мбит eDRAM Сони, Тошиба 65 нм КМОП 86 мм 2 [54]
Ксенос eDRAM 80 Мбит eDRAM НЭК 90 нм КМОП ? [55]
? 512 Мбит DDR3 Samsung 80 нм КМОП ? [9] [56]
2006 ? 1024 Мбит DDR2 Хайникс 60 нм КМОП ? [50]
2008 ? ? ЛПДДР2 Хайникс ?
апрель 2008 г. ? 8192 Мбит DDR3 Samsung 50 нм КМОП ? [57]
2008 ? 16384 Мбит DDR3 Samsung 50 нм КМОП ?
2009 ? ? DDR3 Хайникс 44 нм КМОП ? [50]
2048 Мбит DDR3 Хайникс 40 нм
2011 ? 16384 Мбит DDR3 Хайникс 40 нм КМОП ? [43]
2048 Мбит DDR4 Хайникс 30 нм КМОП ? [43]
2013 ? ? ЛПДДР4 Samsung 20 нм КМОП ? [43]
2014 ? 8192 Мбит ЛПДДР4 Samsung 20 нм КМОП ? [58]
2015 ? 12 Гбит ЛПДДР4 Samsung 20 нм КМОП ? [48]
2018 ? 8192 Мбит ЛПДДР5 Samsung 10 нм ФинФЕТ ? [59]
128Гб DDR4 Samsung 10 нм ФинФЕТ ? [60]

СГРАМ и HBM

[ редактировать ]
Синхронная графическая оперативная память (SGRAM) и память с высокой пропускной способностью (HBM)
Дата введения Название чипа Емкость ( бит ) [6] Тип SDRAM Производитель(и) Процесс МОП-транзистор Область Ссылка
ноябрь 1994 г. ХМ5283206 8 Мбит СГРАМ ( СПЗ ) Хитачи 350 нм КМОП 58 мм 2 [38] [61]
декабрь 1994 г. μPD481850 8 Мбит СГРАМ (СПЗ) НЭК ? КМОП 280 мм 2 [39] [41]
1997 μPD4811650 16 Мбит СГРАМ (СПЗ) НЭК 350 нм КМОП 280 мм 2 [62] [63]
сентябрь 1998 г. ? 16 Мбит СГРАМ( ГДДР ) Samsung ? КМОП ? [8]
1999 КМ4132G112 32 Мбит СГРАМ (СПЗ) Samsung ? КМОП ? [64]
2002 ? 128 Мбит SRAM ( GDDR2 ) Samsung ? КМОП ? [65]
2003 ? 256 Мбит SRAM (GDDR2) Samsung ? КМОП ? [65]
SRAM ( GDDR3 )
март 2005 г. K4D553238F 256 Мбит СГРАМ(ГДДР) Samsung ? КМОП 77 мм 2 [66]
октябрь 2005 г. ? 256 Мбит SRAM ( GDDR4 ) Samsung ? КМОП ? [67]
2005 ? 512 Мбит SRAM (GDDR4) Хайникс ? КМОП ? [50]
2007 ? 1024 Мбит SRAM ( GDDR5 ) Хайникс 60 нм
2009 ? 2048 Мбит SRAM (GDDR5) Хайникс 40 нм
2010 К4В1Г1646Г 1024 Мбит SRAM (GDDR3) Samsung ? КМОП 100 мм 2 [68]
2012 ? 4096 Мбит SRAM (GDDR3) СК Хайникс ? КМОП ? [43]
2013 ? ? ХБМ
Март 2016 г. МТ58К256М32Я 8Гб SRAM ( GDDR5X ) микрон 20 нм КМОП 140 мм 2 [69]
июнь 2016 г. ? 32Гб НБМ2 Samsung 20 нм КМОП ? [70] [71]
2017 ? 64Гб НБМ2 Samsung 20 нм КМОП ? [70]
январь 2018 г. К4ЗАФ325БМ 16 Гбит SRAM ( GDDR6 ) Samsung 10 нм ФинФЕТ 225 мм 2 [72] [73] [74]

См. также

[ редактировать ]

Ссылки

[ редактировать ]
  1. ^ П. Дарче (2020). Микропроцессор: Пролегомены - Функции расчета и хранения - Расчетные модели и компьютер . п. 59. ИСБН  9781786305633 .
  2. ^ Б. Джейкоб; SW Нг; Д.Т. Ван (2008). Системы памяти: кэш, DRAM, диск . Морган Кауфманн. п. 324. ИСБН  9780080553849 .
  3. ^ Перейти обратно: а б с «Электронный дизайн» . Электронный дизайн . 41 (15–21). Издательская компания Хайден. 1993. Первая коммерческая синхронная память DRAM, 16-Мбит KM48SL2000 от Samsung, использует однобанковую архитектуру, которая позволяет разработчикам систем легко переходить от асинхронных к синхронным системам.
  4. ^ Перейти обратно: а б «Технический паспорт KM48SL2000-7» . Samsung . Август 1992 года . Проверено 19 июня 2019 г.
  5. ^ «Обзор Samsung 30 нм Green PC3-12800 Low Profile 1,35 В DDR3» . TechPowerUp . 8 марта 2012 года . Проверено 25 июня 2019 г.
  6. ^ Перейти обратно: а б с д и ж г час я дж Здесь K , M , G или T относятся к двоичным префиксам, основанным на степени 1024.
  7. ^ Перейти обратно: а б с д «Samsung Electronics разрабатывает первую SDRAM емкостью 128 МБ с возможностью производства DDR/SDR» . Самсунг Электроникс . Samsung . 10 февраля 1999 года . Проверено 23 июня 2019 г.
  8. ^ Перейти обратно: а б с д «Samsung Electronics представляет сверхбыстрые 16-мегабайтные DDR SGRAM» . Самсунг Электроникс . Samsung . 17 сентября 1998 года . Проверено 23 июня 2019 г.
  9. ^ Перейти обратно: а б с д «Samsung демонстрирует первый в мире прототип памяти DDR 3» . Физика.орг . 17 февраля 2005 г. Проверено 23 июня 2019 г.
  10. ^ Перейти обратно: а б с «История: 1990-е годы» . az5miao . Проверено 4 апреля 2022 г.
  11. ^ «Техническое описание Nanya 256 МБ DDR SDRAM» (PDF) . intel.com . Апрель 2003 года . Проверено 2 августа 2015 г.
  12. ^ Micron, Общие функции DDR SDRAM, Техническое примечание, TN-46-05
  13. ^ Перейти обратно: а б с Грэм, Аллан (12 января 2007 г.). «Перспективы DRAM в бытовой электронике» . ЭДН . АспенКор Медиа . Проверено 13 апреля 2021 г.
  14. ^ «Каталог запчастей SDRAM» . 070928 micron.com
  15. ^ «Что такое память DDR?» .
  16. ^ Томас Содерстрем (5 июня 2007 г.). «Несбыточные мечты: сравнение шести материнских плат P35-DDR3» . Аппаратное обеспечение Тома .
  17. ^ «AMD перейдет на DDR3 через три года» . 28 ноября 2005 г.
  18. ^ Уэсли Финк (20 июля 2007 г.). «Суперталант и КОМАНДА: DDR3-1600 уже здесь!» . Анандтех.
  19. ^ Дженнифер Джонсон (24 апреля 2012 г.). «G.SKILL анонсирует комплект памяти DDR3 для Ivy Bridge» .
  20. ^ DDR4 PDF-страница 23
  21. ^ «DDR4 не ожидается до 2015 года» . полуаккуратный.com . 16 августа 2010 г.
  22. ^ «IDF: «DDR3 не догонит DDR2 в 2009 году » . Альфр .
  23. ^ "heise online - новости IT, новости и справочная информация" . Хайз онлайн .
  24. ^ «Память следующего поколения DDR4 достигнет частоты 4,266 ГГц — отчет» . Xbitlabs.com. 16 августа 2010 года. Архивировано из оригинала 19 декабря 2010 года . Проверено 3 января 2011 г.
  25. ^ «IDF: Память DDR4 запланирована на 2012 год» (на немецком языке). оборудование-infos.com. Архивировано из оригинала 13 июля 2009 г. Проверено 16 июня 2009 г.
  26. ^ «JEDEC объявляет ключевые характеристики будущего стандарта DDR4» (пресс-релиз). ДЖЕДЕК . 22 августа 2011 г. Проверено 6 января 2011 г.
  27. ^ Грюнер, Вольфганг (4 февраля 2009 г.). «Samsung намекает на DDR4 с первой проверенной 40-нм DRAM» . tgdaily.com. Архивировано из оригинала 24 мая 2009 года . Проверено 16 июня 2009 г.
  28. ^ Янсен, Нг (20 января 2009 г.). «DDR3 будет дешевле и быстрее в 2009 году» . dailytech.com. Архивировано из оригинала 22 июня 2009 года . Проверено 17 июня 2009 г.
  29. ^ «Samsung разрабатывает первую в отрасли DRAM-память DDR4, используя технологию класса 30 нм» . Samsung. 04.01.2011 . Проверено 13 марта 2011 г.
  30. ^ «Samsung разрабатывает память DDR4, эффективность которой до 40% выше» . ТехСпот .
  31. ^ «Стандарты JEDEC DDR5 и NVDIMM-P в стадии разработки» (пресс-релиз). ДЖЕДЕК . 30 марта 2017 г.
  32. ^ Смит, Райан (14 июля 2020 г.). «Выпущена спецификация памяти DDR5: подготовка почвы для DDR5-6400 и последующих версий» . АнандТех . Проверено 15 июля 2020 г.
  33. ^ Дин Кент (24 октября 1998 г.), RAM Guide: SLDRAM , Tom's Hardware , получено 1 января 2011 г.
  34. ^ Hyundai Electronics (20 декабря 1997 г.), HYSL8M18D600A, 600 Мбит/с/контакт, 8M x 18 SLDRAM (PDF) (технические данные), заархивировано из оригинала (PDF) 26 апреля 2012 г. , получено 27 декабря 2011 г.
  35. ^ SLDRAM Inc. (09 июля 1998 г.), SLD4M18DR400 400 Мбит/с/контакт 4M x 18 SLDRAM (PDF) (технические данные), стр. 32–33, заархивировано из оригинала (PDF) 26 апреля 2012 г. , получено 27 декабря 2011 г.
  36. ^ Siemens Semiconductor Group, HYB39V64x0yT 64 Мбит виртуального канала SDRAM (PDF) , заархивировано (PDF) из оригинала 12 ноября 2018 г.
  37. ^ NEC (1999), предварительные данные 128-мегабитного VirtualChannel SDRAM (PDF) , заархивировано (PDF) из оригинала 3 декабря 2013 г. , получено 17 июля 2012 г.
  38. ^ Перейти обратно: а б Технический паспорт HM5283206 . Хитачи . 11 ноября 1994 года . Проверено 10 июля 2019 г.
  39. ^ Перейти обратно: а б Технический паспорт μPD481850 . НЭК . 6 декабря 1994 года . Проверено 10 июля 2019 г.
  40. ^ «ПУ-18» . PSXDEV . Проверено 10 июля 2019 г.
  41. ^ Перейти обратно: а б Специальная память NEC . НЭК . Осень 1995 г. с. 359 . Проверено 21 июня 2019 г.
  42. ^ Тенденции ISSCC 2014. Архивировано 6 февраля 2015 г. на Wayback Machine, стр. 118 «DRAM с высокой пропускной способностью».
  43. ^ Перейти обратно: а б с д и «История: 2010-е» . az5miao . Проверено 4 апреля 2022 г.
  44. ^ Перейти обратно: а б «MSM5718C50/MD5764802» (PDF) . Оки Полупроводник . Февраль 1999 г. Архивировано (PDF) из оригинала 21 июня 2019 г. Проверено 21 июня 2019 г.
  45. ^ «Ультра 64 Технические характеристики». Следующее поколение . № 14. Imagine Media . Февраль 1996 г. с. 40.
  46. ^ Перейти обратно: а б с «Память» . STOL (Полупроводниковые технологии онлайн) . Проверено 25 июня 2019 г.
  47. ^ «Прямая RDRAM» (PDF) . Рамбус . 12 марта 1998 г. Архивировано (PDF) из оригинала 21 июня 2019 г. Проверено 21 июня 2019 г.
  48. ^ Перейти обратно: а б «История» . Самсунг Электроникс . Samsung . Проверено 19 июня 2019 г.
  49. ^ Перейти обратно: а б «EMOTION ENGINE И ГРАФИЧЕСКИЙ СИНТЕЗАТОР, ИСПОЛЬЗУЕМЫЙ В ЯДРЕ PLAYSTATION, СТАНОВЯТСЯ ОДНИМ ЧИПОМ» (PDF) . Сони . 21 апреля 2003 г. Архивировано (PDF) из оригинала 27 февраля 2017 г. Проверено 26 июня 2019 г.
  50. ^ Перейти обратно: а б с д и ж г «История: 2000-е» . az5miao . Проверено 4 апреля 2022 г.
  51. ^ «Samsung разрабатывает самую быструю в отрасли SRAM DDR3 для высокопроизводительных электронных данных и сетевых приложений» . Самсунг Полупроводник . Samsung . 29 января 2003 года . Проверено 25 июня 2019 г.
  52. ^ «Elpida поставляет модули DDR2 емкостью 2 ГБ» . Спрашивающий . 4 ноября 2003 г. Архивировано из оригинала 10 июля 2019 г. Проверено 25 июня 2019 г. {{cite news}}: CS1 maint: неподходящий URL ( ссылка )
  53. ^ «Samsung представляет первую в отрасли 2-гигабитную память DDR2 SDRAM» . Самсунг Полупроводник . Samsung . 20 сентября 2004 года . Проверено 25 июня 2019 г.
  54. ^ иен за 3 года» pc.watch.impress.co.jp . Инвестиции в размере 200 миллиардов «Sony представляет полупроводниковое оборудование, совместимое с техпроцессом 65 нм Архивировано из оригинала 13 августа 2016 г.
  55. ^ Инженеры ATI через Дэйва Бауманна из Beyond 3D.
  56. ^ «Наше гордое наследие с 2000 по 2009 год» . Самсунг Полупроводник . Samsung . Проверено 25 июня 2019 г.
  57. ^ «Чипы Samsung DDR3 емкостью 2 ГБ, изготовленные по 50-нм техпроцессу, являются самыми маленькими в отрасли» . СлэшГир . 29 сентября 2008 года . Проверено 25 июня 2019 г.
  58. ^ «Наше гордое наследие с 2010 года по настоящее время» . Самсунг Полупроводник . Samsung . Проверено 25 июня 2019 г.
  59. ^ «Samsung Electronics объявляет о выпуске первой в отрасли оперативной памяти LPDDR5 емкостью 8 ГБ для мобильных приложений 5G и искусственного интеллекта» . Samsung . 17 июля 2018 г. Проверено 8 июля 2019 г.
  60. ^ «Samsung представляет вместительную оперативную память DDR4 объемом 256 ГБ» . Аппаратное обеспечение Тома . 6 сентября 2018 года. Архивировано из оригинала 21 июня 2019 года . Проверено 4 апреля 2022 г.
  61. ^ «Hitachi HM5283206FP10 8 Мбит SGRAM» (PDF) . Смитсоновский институт . Архивировано (PDF) из оригинала 16 июля 2003 г. Проверено 10 июля 2019 г.
  62. ^ UPD4811650 Технический паспорт . НЭК . Декабрь 1997 года . Проверено 10 июля 2019 г.
  63. ^ Такеучи, Кей (1998). «16 МБИТ СИНХРОННОЙ ГРАФИЧЕСКОЙ ОЗУ: μPD4811650» . NEC Device Technology International (48) . Проверено 10 июля 2019 г.
  64. ^ «Samsung анонсирует первую в мире SGRAM с частотой 222 МГц и 32 Мбит для 3D-графики и сетевых приложений» . Самсунг Полупроводник . Samsung . 12 июля 1999 года . Проверено 10 июля 2019 г.
  65. ^ Перейти обратно: а б «Samsung Electronics объявляет о выпуске JEDEC-совместимой памяти GDDR2 емкостью 256 МБ для 3D-графики» . Самсунг Электроникс . Samsung . 28 августа 2003 года . Проверено 26 июня 2019 г.
  66. ^ «Технический паспорт K4D553238F» . Самсунг Электроникс . Март 2005 года . Проверено 10 июля 2019 г.
  67. ^ «Samsung Electronics разрабатывает первую в отрасли сверхбыструю графическую память GDDR4» . Самсунг Полупроводник . Samsung . 26 октября 2005 года . Проверено 8 июля 2019 г.
  68. ^ «Техническое описание K4W1G1646G-BC08» (PDF) . Самсунг Электроникс . Ноябрь 2010 г. Архивировано (PDF) из оригинала 24 января 2022 г. Проверено 10 июля 2019 г.
  69. ^ Шилов, Антон (29 марта 2016 г.). «Micron начинает тестировать память GDDR5X и раскрывает характеристики чипов» . АнандТех . Проверено 16 июля 2019 г.
  70. ^ Перейти обратно: а б Шилов Антон (19 июля 2017 г.). «Samsung увеличивает объемы производства чипов HBM2 емкостью 8 ГБ из-за растущего спроса» . АнандТех . Проверено 29 июня 2019 г.
  71. ^ «ХБМ» . Самсунг Полупроводник . Samsung . Проверено 16 июля 2019 г.
  72. ^ «Samsung Electronics начинает производство первой в отрасли 16-гигабитной памяти GDDR6 для современных графических систем» . Samsung . 18 января 2018 года . Проверено 15 июля 2019 г.
  73. ^ Киллиан, Зак (18 января 2018 г.). «Samsung запускает свои заводы для массового производства памяти GDDR6» . Технический отчет . Проверено 18 января 2018 г.
  74. ^ «Samsung начинает производство самой быстрой памяти GDDR6 в мире» . Wccftech . 18 января 2018 года . Проверено 16 июля 2019 г.
[ редактировать ]
Retrieved from "https://en.wikipedia.org/w/index.php?title=Synchronous_dynamic_random-access_memory&oldid=1232143682"
Arc.Ask3.Ru: конец переведенного документа.
Arc.Ask3.Ru
Номер скриншота №: f247e583f8ee6c05a395d3404c60c7ca__1719887220
URL1:https://arc.ask3.ru/arc/aa/f2/ca/f247e583f8ee6c05a395d3404c60c7ca.html
Заголовок, (Title) документа по адресу, URL1:
Synchronous dynamic random-access memory - Wikipedia
Данный printscreen веб страницы (снимок веб страницы, скриншот веб страницы), визуально-программная копия документа расположенного по адресу URL1 и сохраненная в файл, имеет: квалифицированную, усовершенствованную (подтверждены: метки времени, валидность сертификата), открепленную ЭЦП (приложена к данному файлу), что может быть использовано для подтверждения содержания и факта существования документа в этот момент времени. Права на данный скриншот принадлежат администрации Ask3.ru, использование в качестве доказательства только с письменного разрешения правообладателя скриншота. Администрация Ask3.ru не несет ответственности за информацию размещенную на данном скриншоте. Права на прочие зарегистрированные элементы любого права, изображенные на снимках принадлежат их владельцам. Качество перевода предоставляется как есть. Любые претензии, иски не могут быть предъявлены. Если вы не согласны с любым пунктом перечисленным выше, вы не можете использовать данный сайт и информация размещенную на нем (сайте/странице), немедленно покиньте данный сайт. В случае нарушения любого пункта перечисленного выше, штраф 55! (Пятьдесят пять факториал, Денежную единицу (имеющую самостоятельную стоимость) можете выбрать самостоятельно, выплаичвается товарами в течение 7 дней с момента нарушения.)