Динамическая оперативная память

«DRAM» перенаправляется сюда. Чтобы узнать о других значениях, см. Драм .

Транзисторная память, такая как ОЗУ, ПЗУ, флэш-память и размеры кэша, а также размеры файлов определяются с использованием двоичных значений для K (1024 ¹ ), М (1024 ² ), Г (1024 ³ ), и т. д.

Фотография кристалла Micron Technology MT4C1024 DRAM интегральной схемы (1994 г.). Его емкость составляет 1 мегабит, что эквивалентно $2^{20}$бит или 128 КиБ .

Материнская плата компьютера NeXTcube , 1990 г., с 64 МБ основной памяти DRAM (вверху слева) и 256 КиБ видеопамяти. (нижний край, справа от середины)

Динамическая оперативная память ( динамическое ОЗУ или DRAM ) — это тип с произвольным доступом полупроводниковой памяти , в которой каждый бит данных хранится в ячейке памяти , обычно состоящей из крошечного конденсатора и транзистора , оба обычно основаны на схеме металл-оксид-полупроводник. (МОП) технология. Хотя в большинстве конструкций ячеек памяти DRAM используются конденсатор и транзистор, в некоторых используются только два транзистора. В конструкциях, где применяется конденсатор, конденсатор может как заряжаться, так и разряжаться; эти два состояния представляют собой два значения бита, обычно называемые 0 и 1. Электрический заряд конденсаторов постепенно утекает; без вмешательства данные на конденсаторе вскоре были бы потеряны. Чтобы предотвратить это, DRAM требует наличия внешней схемы обновления памяти , которая периодически перезаписывает данные в конденсаторах, восстанавливая их первоначальный заряд. Этот процесс обновления является определяющей характеристикой динамической оперативной памяти, в отличие от статической оперативной памяти (SRAM), которая не требует обновления данных. В отличие от флэш-память , DRAM — это энергозависимая память (по сравнению с энергонезависимой памятью ), поскольку она быстро теряет данные при отключении питания. Однако DRAM демонстрирует ограниченную остаточную намагниченность данных .

DRAM обычно имеет форму интегральной микросхемы , которая может состоять из десятков и миллиардов ячеек памяти DRAM. Чипы DRAM широко используются в цифровой электронике недорогая компьютерная память , где требуется большой емкости. Одним из крупнейших применений DRAM является основная память (в просторечии называемая «ОЗУ») в современных компьютерах и видеокартах (где «основная память» называется графической памятью ). Он также используется во многих портативных устройствах и игровых консолях. Напротив, SRAM, которая быстрее и дороже, чем DRAM, обычно используется там, где скорость имеет большее значение, чем стоимость и размер, например, кэш-памяти в процессоров .

Необходимость обновления DRAM требует более сложной схемы и синхронизации, чем SRAM. Это компенсируется структурной простотой ячеек памяти DRAM: на бит требуется только один транзистор и конденсатор по сравнению с четырьмя или шестью транзисторами в SRAM. Это позволяет DRAM достигать очень высокой плотности с одновременным снижением стоимости бита. Обновление данных потребляет энергию, и для управления общим энергопотреблением используются различные методы.

В 2017 году цена за бит DRAM выросла на 47%, что стало самым большим скачком за 30 лет после скачка на 45% в 1988 году, хотя в последние годы цена снижалась. В 2018 году «ключевой характеристикой рынка DRAM является то, что в настоящее время существует только три основных поставщика — Micron Technology , SK Hynix и Samsung Electronics », которые «довольно жестко контролируют свои мощности». Существует также Kioxia (ранее Toshiba Memory Corporation после выделения в 2017 году). Другие производители производят и продают модули DIMM (но не чипы DRAM в них), такие как Kingston Technology , и некоторые производители, которые продают многослойную DRAM (используемую, например, в самых быстрых суперкомпьютерах в экзафлопсном масштабе ), отдельно, например Viking Technology . Другие продают такие интегрированные в другие продукты, например, Fujitsu в своих процессорах, AMD в графических процессорах и Nvidia с HBM2 в некоторых своих чипах графических процессоров.

История

Схематический рисунок, показывающий поперечное сечение исходной ячейки NMOS DRAM с одним транзистором и одним конденсатором. Он был запатентован в 1968 году.

Криптоаналитическая Блетчли - машина под кодовым названием «Водолей», использовавшаяся в парке во время Второй мировой войны, имела встроенную динамическую память. Бумажная лента читалась и символы на ней «запоминались в динамическом магазине. ... В магазине использовалась большая батарея конденсаторов, которые были либо заряжены, либо нет, заряженный конденсатор, обозначающий крест (1), и незаряженная точка конденсатора ( 0). Поскольку заряд постепенно уходил, для пополнения еще заряженных применялся периодический импульс (отсюда и термин «динамический»)».

Toshiba изобрела и представила динамическое ОЗУ для своего электронного калькулятора «Toscal» BC-1411 , представленного в ноябре 1965 года; он использовал форму емкостной DRAM (180 бит), построенную из дискретных биполярных ячеек памяти.

В 1967 году Томохиса Ёсимару и Хироши Комикава из Toshiba подали заявку на американский патент на эту концепцию с приоритетом от мая 1966 года из-за ранней японской заявки.

Самые ранние формы DRAM, упомянутые выше, использовали биполярные транзисторы . Хотя биполярная DRAM предлагала улучшенную производительность по сравнению с памятью с магнитным сердечником , она не могла конкурировать с более низкой ценой, доминировавшей в то время памятью с магнитным сердечником. Конденсаторы также использовались в более ранних схемах памяти, таких как барабан компьютера Атанасова-Берри , трубка Вильямса и трубка Селектрона . В 1966 году доктор Роберт Деннард из Исследовательского центра IBM Томаса Дж. Уотсона работал над МОП-памятью и пытался создать альтернативу SRAM, которая требовала шесть МОП-транзисторов для каждого бита данных. Изучая характеристики МОП-технологии, он обнаружил, что она способна создавать конденсаторы, и что сохранение заряда или отсутствие заряда на МОП-конденсаторе может представлять собой 1 и 0 бита, в то время как МОП-транзистор может контролировать запись заряда в бит. конденсатор. Это привело к разработке однотранзисторной ячейки памяти MOS DRAM. Он подал патент в 1967 году и получил патент США № 3 387 286 в 1968 году. Память MOS предлагала более высокую производительность, была дешевле и потребляла меньше энергии, чем память на магнитном сердечнике.

Чипы MOS DRAM были коммерциализированы в 1969 году компанией Advanced Memory Systems, Inc из Саннивейла, Калифорния . Этот 1024-битный чип был продан компаниям Honeywell , Raytheon , Wang Laboratories и другим. В том же году Honeywell попросила Intel создать DRAM на основе разработанной ими трехтранзисторной ячейки. В начале 1970 года им стал Intel 1102. Однако у 1102 было много проблем, что побудило Intel начать работу над собственной улучшенной конструкцией в секрете, чтобы избежать конфликта с Honeywell. Это стало первой коммерчески доступной DRAM, Intel 1103 , в октябре 1970 года, несмотря на первоначальные проблемы с низким выходом до пятой версии масок . Модель 1103 была спроектирована Джоэлом Карпом и спроектирована Пэтом Эрхартом. Маски вырезали Барбара Мэнесс и Джуди Гарсия. МОП-память обогнала память на магнитных сердечниках и стала доминирующей технологией памяти в начале 1970-х годов.

Первой DRAM с мультиплексированными адресными строками строк и столбцов была DRAM Mostek MK4096 4 Кбит, разработанная Робертом Пробстингом и представленная в 1973 году. В этой схеме адресации используются одни и те же адресные контакты для получения младшей и старшей половины адреса ячейки памяти. при ссылке происходит переключение между двумя половинами в чередующихся циклах шины. Это был радикальный шаг вперед, фактически вдвое сокративший количество необходимых адресных строк, что позволило ему вписаться в корпуса с меньшим количеством контактов, а ценовое преимущество росло с каждым увеличением объема памяти. MK4096 оказался очень надежной конструкцией для заказчиков. При плотности 16 Кбит преимущество в стоимости увеличилось; DRAM Mostek MK4116 16 Кбит, Представленный в 1976 году, он занял более 75% мирового рынка DRAM. Однако, когда плотность увеличилась до 64 Кбит в начале 1980-х годов, Mostek и других производителей в США уступили место японским производителям DRAM, которые доминировали на рынках США и мира в 1980-х и 1990-х годах.

В начале 1985 года Гордон Мур решил отстранить Intel от производства DRAM. К 1986 году многие, но не все, производители микросхем в США прекратили производство DRAM. Micron Technology и Texas Instruments продолжали производить их на коммерческой основе, а IBM производила их для внутреннего использования.

В 1985 году, когда чипы памяти DRAM 64 КБ были наиболее распространенными микросхемами памяти, используемыми в компьютерах, и когда более 60 процентов этих чипов производились японскими компаниями, производители полупроводников в Соединенных Штатах обвиняли японские компании в экспортном демпинге с целью стимулирования продаж. производители в США вышли из бизнеса по производству чипов памяти. Цены на продукт 64K упали до 35 центов за штуку с 3,50 доллара за 18 месяцев, что привело к катастрофическим финансовым последствиям для некоторых американских фирм. 4 декабря 1985 года Управление международной торговли Министерства торговли США вынесло решение в пользу жалобы.

Синхронная динамическая память с произвольным доступом (SDRAM) была разработана компанией Samsung . Первым коммерческим чипом SDRAM был Samsung KM48SL2000 емкостью 16   МБ . и был представлен в 1992 году. Первым коммерческим чипом памяти DDR SDRAM ( SDRAM с двойной скоростью передачи данных ) был   чип DDR SDRAM объемом 64 МБ от Samsung, выпущенный в 1998 году.

Позже, в 2001 году, японские производители DRAM обвинили корейских производителей DRAM в демпинге.

В 2002 году американские производители компьютеров заявили о фиксировании цен на DRAM .

Принципы работы

Принципы работы для чтения простого 4 $\times$4 массива DRAM

Базовая структура массива ячеек DRAM

DRAM обычно представляет собой прямоугольный массив ячеек хранения заряда, состоящий из одного конденсатора и транзистора на каждый бит данных. На рисунке справа показан простой пример с матрицей ячеек четыре на четыре. Некоторые матрицы DRAM состоят из многих тысяч ячеек по высоте и ширине.

Длинные горизонтальные линии, соединяющие каждую строку, называются строками слов. Каждый столбец ячеек состоит из двух битовых строк, каждая из которых соединена с каждой другой ячейкой хранения в столбце (иллюстрация справа не включает эту важную деталь). Они обычно известны как битовые строки «+» и «-».

Усилитель считывания по существу представляет собой пару инверторов, перекрестно соединенных между битовыми линиями. Первый инвертор подключен ко входу битовой линии + и выходу к битовой линии –. Вход второго инвертора идет от битовой линии – с выходом на битовую линию +. Это приводит к положительной обратной связи , которая стабилизируется после того, как одна битовая линия полностью достигает максимального напряжения, а другая битовая линия находится в минимально возможном напряжении.

Операции по чтению бита данных из ячейки памяти DRAM

1. Усилители чувствительности отключены.
2. Битовые линии предварительно заряжаются до точно равных напряжений, находящихся между высоким и низким логическими уровнями (например, 0,5 В, если два уровня равны 0 и 1 В). Битовые линии физически симметричны, чтобы поддерживать одинаковую емкость, и, следовательно, в этот момент их напряжения равны.
3. Цепь предварительной зарядки отключена. Поскольку битовые линии относительно длинные, они имеют достаточную емкость для поддержания предварительно заряженного напряжения в течение короткого времени. Это пример динамической логики .
4. Затем на словесную линию нужной строки подается высокий уровень, чтобы соединить накопительный конденсатор ячейки с ее битовой линией. Это заставляет транзистор проводить ток, передавая заряд из ячейки памяти в подключенную битовую линию (если сохраненное значение равно 1) или из подключенной битовой линии в ячейку хранения (если сохраненное значение равно 0). Поскольку емкость битовой линии обычно намного превышает емкость запоминающей ячейки, напряжение на битовой линии увеличивается очень незначительно, если конденсатор запоминающей ячейки разряжается, и очень незначительно уменьшается, если запоминающая ячейка заряжена (например, 0,54 и 0,45 В в обоих случаях). Поскольку другая битовая линия содержит напряжение 0,50 В, между двумя скрученными битовыми линиями существует небольшая разница напряжений.
5. Усилители считывания теперь подключены к парам битовых линий. Затем возникает положительная обратная связь от перекрестно соединенных инверторов, тем самым усиливая небольшую разность напряжений между битовыми линиями нечетных и четных строк конкретного столбца до тех пор, пока одна битовая линия не окажется полностью на самом низком напряжении, а другая - на максимально высоком напряжении. Как только это произойдет, строка станет «открытой» (нужные данные ячейки станут доступны).
6. Все ячейки памяти в открытом ряду распознаются одновременно, а выходы усилителя считывания фиксируются. Затем адрес столбца выбирает, какой бит защелки подключить к внешней шине данных. Чтение разных столбцов в одной строке может выполняться без задержки открытия строки , поскольку для открытой строки все данные уже обнаружены и зафиксированы.
7. Во время чтения столбцов в открытой строке ток течет обратно вверх по битовым линиям с выхода усилителей считывания и перезаряжает ячейки хранения. Это усиливает (то есть «обновляет») заряд в аккумуляторной ячейке за счет увеличения напряжения в накопительном конденсаторе, если он был заряжен с самого начала, или за счет поддержания его разряженным, если он был пуст. Обратите внимание, что из-за длины битовых линий существует довольно большая задержка распространения заряда обратно в конденсатор ячейки. Это занимает значительное время после окончания усиления восприятия и, таким образом, перекрывается с чтением одного или нескольких столбцов.
8. По окончании чтения всех столбцов в текущей открытой строке словная линия отключается, чтобы отсоединить конденсаторы ячеек памяти (строка «замыкается») от битовых линий. Усилитель считывания выключается, и битовые линии снова заряжаются.

Чтобы записать в память

Запись в ячейку DRAM

Для сохранения данных открывается строка, и усилитель считывания данного столбца временно переключается в желаемое состояние высокого или низкого напряжения, тем самым заставляя битовую линию заряжать или разряжать накопительный конденсатор ячейки до желаемого значения. Благодаря конфигурации положительной обратной связи усилителя считывания он будет удерживать битовую линию при стабильном напряжении даже после снятия нагнетающего напряжения. Во время записи в определенную ячейку все столбцы в строке считываются одновременно, как и во время чтения, поэтому, хотя заряд конденсатора ячейки хранения изменяется только в одном столбце, вся строка обновляется (записывается обратно), как показано на рис. фигура справа.

Частота обновления

Основная статья: Обновление памяти

См. также: § Безопасность

Обычно производители указывают, что каждая строка должна обновляться каждые 64 мс или меньше, как это определено стандартом JEDEC .

Некоторые системы обновляют каждую строку в пакетном режиме, включающем все строки каждые 64 мс. Другие системы обновляют по одной строке в шахматном порядке в течение интервала 64 мс. Например, система с 2 ¹³ = 8192 строк потребует ступенчатой ​​частоты обновления одной строки каждые 7,8 мкс, что составляет 64 мс, разделенных на 8192 строки. Некоторые системы реального времени обновляют часть памяти в момент времени, определяемый функцией внешнего таймера, которая управляет работой остальной части системы, например интервал вертикального гашения , который происходит каждые 10–20 мс в видеооборудовании.

Адрес строки, которая будет обновлена ​​следующей, поддерживается внешней логикой или счетчиком в DRAM. Система, предоставляющая адрес строки (и команду обновления), обеспечивает больший контроль над тем, когда и какую строку обновлять. Это делается для минимизации конфликтов при доступе к памяти, поскольку такая система знает как шаблоны доступа к памяти, так и требования к обновлению DRAM. Когда адрес строки предоставляется счетчиком в DRAM, система отказывается от контроля над тем, какая строка обновляется, и предоставляет только команду обновления. Некоторые современные DRAM способны самообновляться; никакая внешняя логика не требуется для указания DRAM на обновление или предоставления адреса строки.

При некоторых условиях большую часть данных в DRAM можно восстановить, даже если DRAM не обновлялась в течение нескольких минут.

Тайминг памяти

Основная статья: Тайминги памяти

Для полного описания синхронизации работы DRAM требуется множество параметров. Вот несколько примеров двух уровней синхронизации асинхронной DRAM из таблицы данных, опубликованной в 1998 году:

	«50 нс»	«60 нс»	Описание
т RC	84 нс	104 нс	Случайное время цикла чтения или записи (от одного полного цикла/RAS к другому)
т РАК	50 нс	60 нс	Время доступа: низкий уровень /RAS для вывода действительных данных
т УЗО	11 нс	14 нс	Время от низкого уровня /RAS до низкого уровня /CAS
tпосле	50 нс	60 нс	Длительность импульса /RAS (минимальное время /RAS low)
т РП	30 нс	40 нс	Время предварительной зарядки /RAS (минимальное время/время высокой загрузки RAS)
т ПК	20 нс	25 нс	Время цикла чтения или записи в страничном режиме (от /CAS до /CAS)
т АА	25 нс	30 нс	Время доступа: адрес столбца действителен для вывода действительных данных (включая время установки адреса до низкого уровня /CAS)
т САС	13 нс	15 нс	Время доступа: низкий уровень /CAS для вывода действительных данных.
т CAS	8 нс	10 нс	/CAS минимальная низкая ширина импульса

Таким образом, обычно указанное число представляет собой минимальное время /RAS low. Настало время открыть ряд, дав возможность усилителям чувств успокоиться. Обратите внимание, что доступ к данным для бита в строке короче, поскольку это происходит, как только усилитель считывания стабилизируется, но DRAM требуется дополнительное время для распространения усиленных данных обратно для перезарядки ячеек. Время чтения дополнительных битов с открытой страницы намного меньше и определяется временем цикла от /CAS до /CAS. Указанное число является наиболее простым способом сравнения производительности различных модулей памяти DRAM, поскольку оно устанавливает более медленный предел независимо от длины строки или размера страницы. Массивы большего размера принудительно приводят к увеличению емкости битовой линии и более длительным задержкам распространения, что приводит к увеличению этого времени, поскольку время установления усилителя считывания зависит как от емкости, так и от задержки распространения. В современных чипах DRAM этому противодействуют за счет интеграции множества более полных массивов DRAM в один чип, чтобы обеспечить большую емкость, не становясь при этом слишком медленными.

Когда к такому ОЗУ осуществляется доступ с помощью тактовой логики, время обычно округляется до ближайшего тактового цикла. Например, при доступе к конечному автомату с частотой 100 МГц (т.е. с тактовой частотой 10 нс) DRAM 50 нс может выполнить первое чтение за пять тактов, а также дополнительные чтения в пределах той же страницы каждые два такта. Обычно это описывалось как синхронизация «5-2-2-2» , поскольку пакеты из четырех чтений на странице были обычным явлением.

При описании синхронной памяти время описывается счетчиками тактовых циклов, разделенными дефисами. Эти числа представляют собой t _CL - t _RCD - t _RP - t _RAS , кратные времени тактового цикла DRAM. Обратите внимание, что это половина скорости передачи данных, когда с двойной скоростью передачи данных используется сигнализация . Стандартный синхронизм JEDEC PC3200 — 3-4-4-8. с тактовой частотой 200 МГц, а высокопроизводительный модуль PC3200 DDR DRAM DIMM премиум-класса может работать с синхронизацией 2-2-2-5 .

	ПК-3200 (DDR-400)				ПК2-6400 (DDR2-800)				ПК3-12800 (DDR3-1600)				Описание
	Типичный		Быстрый		Типичный		Быстрый		Типичный		Быстрый
	циклы	время	циклы	время	циклы	время	циклы	время	циклы	время	циклы	время
т КЛ	3	15 нс	2	10 нс	5	12,5 нс	4	10 нс	9	11,25 нс	8	10 нс	/CAS от низкого уровня до действительных данных (эквивалент t CAC )
т УЗО	4	20 нс	2	10 нс	5	12,5 нс	4	10 нс	9	11,25 нс	8	10 нс	Время от низкого уровня /RAS до низкого уровня /CAS
т РП	4	20 нс	2	10 нс	5	12,5 нс	4	10 нс	9	11,25 нс	8	10 нс	/Время предварительной зарядки RAS (минимальное время предварительной зарядки до активного времени)
tпосле	8	40 нс	5	25 нс	16	40 нс	12	30 нс	27	33,75 нс	24	30 нс	Время активности ряда (минимальное время активности до времени предварительной зарядки)

Минимальное время произвольного доступа улучшилось с t _RAC = 50 нс до t _RCD + t _CL = 22,5 нс , и даже вариант премиум-класса 20 нс всего в 2,5 раза лучше по сравнению с типичным случаем (лучше в ~ 2,22 раза). Задержка CAS улучшилась еще меньше: с t _CAC = 13 нс до 10 нс. Однако память DDR3 обеспечивает в 32 раза большую пропускную способность; благодаря внутренней конвейеризации и широким путям данных он может выводить два слова каждые 1,25 нс ( 1600 Мслов/с) , тогда как EDO DRAM может выводить одно слово за t _PC = 20 нс (50 Мслов/с).

Временные сокращения

t CL – задержка CAS t CR – Скорость команды t PTP – задержка от предварительной зарядки до предварительной зарядки t RAS – время активности RAS t RCD – задержка между RAS и CAS t REF – период обновления t RFC – время цикла обновления строки t RP – предзаряд УЗВ

t RRD – задержка между RAS и RAS t RTP – чтение для задержки предварительной зарядки t RTR – задержка чтения для чтения t RTW – задержка чтения и записи. t WR – время восстановления записи t WTP – Запись для задержки предварительной зарядки t WTR – задержка записи и чтения t WTW – Задержка записи для записи

Конструкция ячеек памяти

См. Также: Ячейка памяти (вычисления)

Каждый бит данных в DRAM хранится в виде положительного или отрицательного электрического заряда в емкостной структуре. Структура, обеспечивающая емкость, а также транзисторы, управляющие доступом к ней, вместе называются ячейкой DRAM . Они являются фундаментальным строительным блоком массивов DRAM. Существует несколько вариантов ячеек памяти DRAM, но наиболее часто используемым вариантом в современных DRAM является ячейка с одним транзистором и одним конденсатором (1T1C). Транзистор используется для подачи тока в конденсатор во время записи и для разрядки конденсатора во время чтения. Транзистор доступа предназначен для максимизации мощности возбуждения и минимизации утечки транзистора (Кеннер, стр. 34).

Конденсатор имеет два вывода, один из которых подключен к транзистору доступа, а другой — к земле или к VCC _/ 2. В современных DRAM последний случай более распространен, поскольку он обеспечивает более быструю работу. напряжение +V _CC В современных DRAM для хранения логической единицы на конденсаторе требуется /2; и напряжение -V _CC /2 на конденсаторе требуется для хранения логического нуля. Электрический заряд, накопленный в конденсаторе, измеряется в кулонах . Для логического заряд составляет: ${\textstyle Q={V_{CC} \over 2}\cdot C}$, где Q — заряд в кулонах, а C — емкость в фарадах . Логический ноль имеет заряд: ${\textstyle Q={-V_{CC} \over 2}\cdot C}$.

Чтение или запись логической единицы требует, чтобы на словесной линии было напряжение, большее, чем сумма V _CC и порогового напряжения транзистора доступа (V _TH ). Это напряжение называется V _CC накачки (V _CCP ). Таким образом, время, необходимое для разрядки конденсатора, зависит от того, какое логическое значение хранится в конденсаторе. Конденсатор, содержащий логическую единицу, начинает разряжаться, когда напряжение на выводе затвора транзистора доступа превышает V _CCP . Если конденсатор содержит логический ноль, он начинает разряжаться, когда напряжение на выводе затвора превышает _VTH .

Конструкция конденсатора

Вплоть до середины 1980-х годов конденсаторы в ячейках DRAM были копланарны с транзистором доступа (они были построены на поверхности подложки), поэтому их называли планарными конденсаторами. Стремление увеличить плотность и, в меньшей степени, производительность потребовало более плотных конструкций. Это было сильно мотивировано экономическими соображениями, которые являются основным фактором для устройств DRAM, особенно для обычных DRAM. Минимизация площади ячеек DRAM позволяет создать более плотное устройство и снизить стоимость бита памяти. Начиная с середины 1980-х годов, для достижения этих целей конденсатор перемещался выше или ниже кремниевой подложки. Ячейки DRAM с конденсаторами над подложкой называются многослойными или складчатыми пластинчатыми конденсаторами. Конденсаторы, конденсаторы которых скрыты под поверхностью подложки, называются траншейными конденсаторами. В 2000-х годах производители резко разделились по типу конденсаторов, используемых в их DRAM, а относительная стоимость и долгосрочная масштабируемость обеих конструкций были предметом обширных споров. Большинство DRAM от крупных производителей, таких как Hynix , Micron Technology , Samsung Electronics используют многослойную структуру конденсаторов, тогда как более мелкие производители, такие как Nanya Technology, используют траншеичную структуру конденсаторов (Джейкоб, стр. 355–357).

Конденсатор в многослойной схеме конденсатора расположен над поверхностью подложки. Конденсатор изготовлен из диэлектрика оксид-нитрид-оксид (ONO), зажатого между двумя слоями поликремниевых пластин (верхняя пластина является общей для всех ячеек DRAM в ИС), и его форма может быть прямоугольником, цилиндром или другая, более сложная форма. Существует два основных варианта многослойного конденсатора в зависимости от его расположения относительно битовой линии: конденсатор над битовой линией (COB) и конденсатор под битовой линией (CUB). В первом варианте конденсатор находится под битовой линией, которая обычно изготавливается из металла, а битовая линия имеет поликремниевый контакт, который проходит вниз для подключения его к истоковой клемме транзистора доступа. В последнем варианте конденсатор расположен над битовой линией, который почти всегда изготовлен из поликремния, но в остальном идентичен варианту COB. Преимущество варианта COB заключается в простоте изготовления контакта между битовой линией и истоком транзистора доступа, поскольку он физически близок к поверхности подложки. Однако для этого необходимо, чтобы активная область располагалась под углом 45 градусов, если смотреть сверху, что затрудняет обеспечение того, чтобы контакт конденсатора не касался битовой линии. Ячейки CUB избегают этого, но страдают от трудностей при вставке контактов между битовыми строками, поскольку размер элементов, находящихся так близко к поверхности, соответствует или близок к минимальному размеру элемента технологического процесса (Кеннер, стр. 33–42).

Траншейный конденсатор изготавливается путем травления глубокого отверстия в кремниевой подложке. Затем объем подложки, окружающий отверстие, сильно легируется для создания скрытого n-образного слоя. ⁺ пластину и уменьшить сопротивление. Слой диэлектрика оксид-нитрид-оксид выращивается или осаждается, и, наконец, отверстие заполняется путем осаждения легированного поликремния, который образует верхнюю пластину конденсатора. Верхняя часть конденсатора соединена с выводом стока транзистора доступа через поликремниевую перемычку (Кеннер, стр. 42–44). Отношение глубины к ширине траншейного конденсатора в DRAM середины 2000-х годов может превышать 50:1 (Джейкоб, стр. 357).

Траншейные конденсаторы имеют множество преимуществ. Поскольку конденсатор заглублен в объем подложки, а не лежит на ее поверхности, занимаемую им площадь можно свести к минимуму до уровня, необходимого для подключения его к стоковому выводу транзистора доступа, не уменьшая при этом размер конденсатора и, следовательно, емкость (Джейкоб, стр. 356–357). Альтернативно, емкость можно увеличить, протравив более глубокое отверстие без увеличения площади поверхности (Кеннер, стр. 44). Еще одним преимуществом траншейного конденсатора является то, что его структура находится под слоями металлического межсоединения, что позволяет легче сделать их плоскими, что позволяет интегрировать его в оптимизированную по логике технологическую технологию, которая имеет много уровней межсоединений над подложкой. . Тот факт, что конденсатор находится под логикой, означает, что он сконструирован раньше транзисторов. Это позволяет производить конденсаторы с помощью высокотемпературных процессов, что в противном случае привело бы к ухудшению качества логических транзисторов и их производительности. Это делает траншейные конденсаторы пригодными для построения встроенная DRAM (eDRAM) (Джейкоб, стр. 357). Недостатками траншейных конденсаторов являются трудности с надежным построением конструкции конденсатора внутри глубоких отверстий и с подключением конденсатора к стоковому выводу транзистора доступа (Кеннер, стр. 44).

Исторические конструкции ячеек

Микросхемы DRAM первого поколения (с емкостью 1 Кбит), первым из которых был Intel 1103 , использовали ячейку DRAM с тремя транзисторами и одним конденсатором (3T1C). Ко второму поколению требование снизить стоимость за счет размещения того же количества бит на меньшей площади привело к практически повсеместному внедрению ячейки DRAM 1T1C, хотя несколько устройств с емкостью 4 и 16 Кбит продолжали использовать ячейку 3T1C. ячейку по соображениям производительности (Кеннер, стр. 6). Эти преимущества в производительности включали, что наиболее важно, возможность считывать состояние, хранящееся в конденсаторе, не разряжая его, избегая необходимости записывать обратно то, что было считано (неразрушающее чтение). Второе преимущество в производительности связано с тем, что ячейка 3T1C имеет отдельные транзисторы для чтения и записи; контроллер памяти может использовать эту функцию для выполнения атомарных операций чтения-изменения-записи, при которых значение считывается, изменяется и затем записывается обратно как единая неделимая операция (Джейкоб, стр. 459).

Предлагаемые конструкции ячеек

Ячейка DRAM с одним транзистором и нулевым конденсатором (1T или 1T0C) была предметом исследований с конца 1990-х годов. 1T DRAM — это другой способ построения базовой ячейки памяти DRAM, отличающийся от классической ячейки DRAM с одним транзистором/одним конденсатором (1T/1C), которую также иногда называют «1T DRAM», особенно по сравнению с ячейкой DRAM 1T/1C. 3T и 4T DRAM, которые они заменили в 1970-х годах.

В ячейках DRAM емкостью 1 Т бит данных все еще хранится в емкостной области, управляемой транзистором, но эта емкость больше не обеспечивается отдельным конденсатором. 1T DRAM представляет собой «безконденсаторную» конструкцию битовых ячеек, в которой данные хранятся с использованием паразитной емкости корпуса, присущей транзисторам «кремний на изоляторе» (SOI) . который считается помехой при разработке логики, Эффект плавающего тела, может использоваться для хранения данных. Это обеспечивает ячейкам DRAM 1T наибольшую плотность, а также облегчает интеграцию с высокопроизводительными логическими схемами, поскольку они построены с использованием тех же технологических процессов SOI.

Обновление ячеек остается необходимым, но, в отличие от DRAM 1T1C, чтение в DRAM 1T не является разрушительным; накопленный заряд вызывает заметный сдвиг порогового напряжения транзистора. С точки зрения производительности время доступа значительно лучше, чем у конденсаторных DRAM, но немного хуже, чем у SRAM. Существует несколько типов 1T DRAM: коммерческая Z-RAM от Innovative Silicon, TTRAM. от Renesas и A-RAM от консорциума UGR / CNRS .

Структуры массива

Самовыравнивающееся расположение узлов хранения упрощает процесс изготовления современной DRAM.

Ячейки DRAM расположены в виде обычной прямоугольной сетки, что облегчает управление ими и доступ к ним через строки слов и битовые строки. Физическое расположение ячеек DRAM в массиве обычно проектируется таким образом, чтобы две соседние ячейки DRAM в столбце имели один контакт битовой линии для уменьшения их площади. Площадь ячейки DRAM определяется как n F ² , где n — число, полученное из конструкции ячейки DRAM, а F — наименьший размер элемента данной технологии процесса. Эта схема позволяет сравнивать размер DRAM разных поколений технологических процессов, поскольку площадь ячеек DRAM масштабируется с линейной или почти линейной скоростью в зависимости от размера элемента. Типичная площадь современных ячеек DRAM варьируется в пределах 6–8 F. ² .

Горизонтальный провод, словесная линия, подключен к выводу затвора каждого транзистора доступа в его строке. Вертикальная битовая линия подключена к клемме истока транзисторов в ее столбце. Длина строк слов и битовых строк ограничена. Длина строки слова ограничена желаемой производительностью массива, поскольку время распространения сигнала, который должен пересечь линию слова, определяется постоянной времени RC . Длина битовой линии ограничена ее емкостью (которая увеличивается с длиной), которую необходимо поддерживать в пределах диапазона для правильного определения (поскольку DRAM работают, определяя заряд конденсатора, высвобождаемый на битовую линию). Длина битовой линии также ограничена величиной рабочего тока, которую может потреблять DRAM, и тем, как мощность может рассеиваться, поскольку эти две характеристики в значительной степени определяются зарядкой и разрядкой битовой линии.

Битлайн-архитектура

Усилители считывания необходимы для считывания состояния, содержащегося в ячейках DRAM. Когда транзистор доступа активирован, электрический заряд конденсатора разделяется с битовой линией. Емкость битовой линии значительно больше емкости конденсатора (примерно в десять раз). Таким образом, изменение напряжения битовой линии является минутным. Усилители чувствительности необходимы для разрешения разности напряжений до уровней, заданных системой логической сигнализации. В современных DRAM используются усилители дифференциального считывания, и к ним предъявляются требования к конструкции массивов DRAM. Усилители дифференциального считывания работают, приводя свои выходные сигналы к противоположным крайним значениям на основе относительных напряжений на парах битовых линий. Усилители считывания работают эффективно и результативно только в том случае, если емкости и напряжения этих пар битовых линий точно совпадают. Помимо обеспечения равенства длин битовых линий и количества присоединенных к ним ячеек DRAM, появились две основные архитектуры проектирования массивов, обеспечивающие требования усилителей считывания: открытые и свернутые массивы битовых линий.

Открытые битовые массивы

Микросхемы DRAM первого поколения (1 Кбит), вплоть до поколения 64 Кбит (и некоторые устройства поколения 256 Кбит), имели архитектуру открытых битовых массивов. В этих архитектурах битовые линии разделены на несколько сегментов, а усилители дифференциального считывания размещаются между сегментами битовых линий. Поскольку усилители считывания размещаются между сегментами битовых линий, для маршрутизации их выходов за пределы массива требуется дополнительный уровень межсоединений, расположенный над теми, которые используются для построения словных и битовых линий.

Ячейки DRAM, находящиеся на краях массива, не имеют соседних сегментов. Поскольку усилители дифференциального считывания требуют одинаковой емкости и длины битовой линии от обоих сегментов, предусмотрены фиктивные сегменты битовой линии. Преимущество открытого массива битовых строк заключается в меньшей площади массива, хотя это преимущество немного уменьшается за счет фиктивных сегментов битовых строк. Недостатком, который привел к почти исчезновению этой архитектуры, является присущая ей уязвимость к шуму , который влияет на эффективность усилителей дифференциального считывания. Поскольку каждый сегмент битовой строки не имеет никакого пространственного отношения к другому, вполне вероятно, что шум повлияет только на один из двух сегментов битовой строки.

Свернутые битовые массивы

Архитектура свернутого массива битовых строк маршрутизирует битовые строки попарно по всему массиву. Непосредственная близость парных битовых линий обеспечивает превосходные характеристики подавления синфазного шума по сравнению с открытыми массивами битовых линий. Архитектура массива свернутых битовых строк начала появляться в микросхемах DRAM в середине 1980-х годов, начиная с поколения 256 Кбит. Эта архитектура используется в современных микросхемах DRAM из-за ее превосходной помехозащищенности.

Эту архитектуру называют складчатой , поскольку с точки зрения принципиальной схемы она берет за основу архитектуру открытого массива. Архитектура свернутого массива, по-видимому, удаляет ячейки DRAM чередующимися парами (поскольку две ячейки DRAM имеют один контакт битовой строки) из столбца, а затем перемещают ячейки DRAM из соседнего столбца в пустые места.

Место изгиба битовой линии занимает дополнительную область. Чтобы минимизировать накладные расходы, инженеры выбирают самую простую и минимальную по площади схему скрутки, которая способна снизить шум ниже заданного предела. По мере совершенствования технологии процесса с целью уменьшения минимальных размеров элементов проблема соотношения сигнал/шум ухудшается, поскольку связь между соседними металлическими проводами обратно пропорциональна их шагу. Используемые схемы свертывания массива и скручивания битовых строк должны усложняться, чтобы поддерживать достаточное снижение шума. Схемы, которые обладают желаемыми характеристиками помехоустойчивости для минимального воздействия на площадь, являются темой текущих исследований (Кеннер, стр. 37).

Будущие архитектуры массивов

Достижения в области технологических процессов могут привести к тому, что будет отдаваться предпочтение открытой архитектуре битовых массивов, если она сможет обеспечить более высокую долгосрочную эффективность использования площади; поскольку архитектура складных массивов требует все более сложных схем складывания, чтобы соответствовать любому прогрессу в технологии процесса. Взаимосвязь между технологией процесса, архитектурой массива и эффективностью использования площади является активной областью исследований.

Избыточность строк и столбцов

Первые интегральные схемы DRAM не имели резервирования. Интегральная схема с дефектной ячейкой DRAM будет выброшена. Начиная с поколения 64 Кбит, массивы DRAM включали запасные строки и столбцы для повышения производительности. Запасные строки и столбцы обеспечивают устойчивость к незначительным производственным дефектам, которые привели к неработоспособности небольшого количества строк или столбцов. Дефектные строки и столбцы физически отключаются от остальной части массива путем срабатывания программируемого предохранителя или перерезания провода лазером. Запасные строки или столбцы заменяются путем переназначения логики в декодерах строк и столбцов (Джейкоб, стр. 358–361).

Обнаружение и исправление ошибок

Основные статьи: четность ОЗУ и память ECC

одного бита DRAM Электрические или магнитные помехи внутри компьютерной системы могут привести к самопроизвольному переходу в противоположное состояние. Большинство одноразовых (« мягких ») ошибок в микросхемах DRAM происходят в результате фонового излучения , в основном нейтронов от вторичных частиц космических лучей , которые могут изменить содержимое одной или нескольких ячеек памяти или помешать работе схемы, используемой для чтения данных. напишите их.

Проблему можно смягчить, используя избыточные биты памяти и дополнительные схемы, которые используют эти биты для обнаружения и исправления программных ошибок. В большинстве случаев обнаружение и коррекция выполняются контроллером памяти ; иногда требуемая логика прозрачно реализуется в микросхемах или модулях DRAM, обеспечивая функциональность памяти ECC для систем, не поддерживающих ECC. Дополнительные биты памяти используются для записи четности и восстановления недостающих данных с помощью кода исправления ошибок (ECC). Четность позволяет обнаруживать все однобитовые ошибки (фактически любое нечетное количество неправильных битов). Наиболее распространенный код исправления ошибок, код Хэмминга SECDED , позволяет исправлять однобитовую ошибку, а в обычной конфигурации с дополнительным битом четности обнаруживать двухбитовые ошибки.

Недавние исследования показывают широко варьирующиеся коэффициенты ошибок с разницей более чем на семь порядков, начиная от 10 ⁻¹⁰ −10 ⁻¹⁷ error/bit·h , примерно одна битовая ошибка в час на гигабайт памяти до одной битовой ошибки в столетие на гигабайт памяти. Шредер и др. В исследовании 2009 года сообщалось о 32%-ной вероятности того, что данный компьютер, участвовавший в их исследовании, будет страдать по крайней мере от одной исправимой ошибки в год, и были представлены доказательства того, что большинство таких ошибок являются периодическими серьезными, а не мягкими ошибками и которые отслеживают количество радиоактивного материала, попавшего в компьютер. корпус чипа испускал альфа-частицы и искажал данные. Исследование, проведенное в Рочестерском университете в 2010 году, также показало, что значительная часть ошибок памяти является периодическими серьезными ошибками. Крупномасштабные исследования основной памяти без ECC в ПК и ноутбуках показывают, что необнаруженные ошибки памяти являются причиной значительного числа системных сбоев: исследование 2011 года показало вероятность 1 из 1700 на 1,5% протестированной памяти (экстраполируя примерно до 26 % вероятности для общего объема памяти), что каждые восемь месяцев на компьютере будет возникать ошибка памяти.

Безопасность

Остаточность данных

Основная статья: Остаточность данных

Хотя динамическая память указана и гарантированно сохраняет свое содержимое только при подаче питания и обновлении каждые короткий период времени (часто 64 мс ячеек памяти ), конденсаторы часто сохраняют свои значения в течение значительно более длительного времени, особенно при низких температурах. При некоторых условиях большую часть данных в DRAM можно восстановить, даже если они не обновлялись в течение нескольких минут.

Это свойство можно использовать для обхода безопасности и восстановления данных, хранящихся в основной памяти, которые предположительно будут уничтожены при отключении питания. Компьютер можно было быстро перезагрузить и прочитать содержимое основной памяти; или удалив модули памяти компьютера, охладив их, чтобы продлить срок хранения данных, а затем перенеся их на другой компьютер для считывания. Было продемонстрировано, что такая атака позволяет обойти популярные системы шифрования дисков, такие как с открытым исходным кодом TrueCrypt от Microsoft , BitLocker Drive Encryption и Apple от FileVault . Этот тип атаки на компьютер часто называют атакой с холодной загрузкой .

Повреждение памяти

См. также: § Операции по чтению бита данных из ячейки памяти DRAM.

Динамическая память по определению требует периодического обновления. Более того, чтение динамической памяти является разрушительной операцией, требующей перезарядки ячеек памяти в прочитанной строке. Если эти процессы несовершенны, операция чтения может вызвать программные ошибки . В частности, существует риск того, что некоторый заряд может просочиться между соседними ячейками, в результате чего обновление или чтение одной строки вызовет ошибку возмущения в соседней или даже соседней строке. Осведомленность о сбоях возникла еще в начале 1970-х годов, когда появилась первая коммерчески доступная DRAM ( Intel 1103 ). Несмотря на методы снижения помех, используемые производителями, коммерческие исследователи в ходе анализа 2014 года доказали, что коммерчески доступные чипы DRAM DDR3 , выпущенные в 2012 и 2013 годах, подвержены ошибкам, вызывающим помехи. Сопутствующий побочный эффект, который привел к наблюдаемому перевороту битов, получил название row Hammer .

Упаковка

Модуль памяти

Основная статья: Модуль памяти

Микросхемы динамического ОЗУ могут быть упакованы в формованные корпуса из эпоксидной смолы с внутренней выводной рамкой для соединений между кремниевым кристаллом и выводами корпуса. В исходной конструкции IBM PC использовались микросхемы, в том числе для DRAM, упакованные в двухрядные корпуса (DIP), припаянные непосредственно к основной плате или установленные в разъемах. Поскольку плотность памяти резко возросла, пакет DIP перестал быть практичным. Для удобства использования несколько интегральных схем динамического ОЗУ могут быть установлены на один модуль памяти, что позволяет устанавливать 16-битную, 32-битную или 64-битную память в одном блоке без необходимости вставки установщиком нескольких отдельных модулей памяти. интегральные схемы. Модули памяти могут включать в себя дополнительные устройства для проверки четности или исправления ошибок. В ходе эволюции настольных компьютеров было разработано несколько стандартизированных типов модулей памяти. Ноутбуки, игровые консоли и специализированные устройства могут иметь собственные форматы модулей памяти, не взаимозаменяемые со стандартными деталями настольных компьютеров по причинам упаковки или патентованности.

Встроенный

Основная статья: eDRAM

DRAM, интегрированная в интегральную схему, разработанную в ходе логически оптимизированного процесса (например, интегральная схема для конкретного приложения , микропроцессор или целая система на кристалле ), называется встроенной DRAM (eDRAM). Встроенная DRAM требует конструкции ячеек DRAM, которые можно изготовить , не препятствуя изготовлению быстропереключающихся транзисторов, используемых в высокопроизводительной логике, и модификации базовой технологической технологии, оптимизированной для логики, для соответствия этапам процесса, необходимым для создания структур ячеек DRAM.

Версии

Поскольку базовая ячейка и массив DRAM сохраняют одну и ту же базовую структуру в течение многих лет, типы DRAM в основном отличаются множеством различных интерфейсов для связи с микросхемами DRAM.

Асинхронная DRAM

Оригинальная DRAM, теперь известная под ретронимом « асинхронная DRAM », была первым используемым типом DRAM. С момента своего появления в конце 1960-х годов он был обычным явлением в вычислениях примерно до 1997 года, когда его в основном заменила синхронная DRAM . В настоящее время производство асинхронной оперативной памяти сравнительно редко.

Принципы работы

Чип асинхронной DRAM имеет разъемы питания, некоторое количество адресных входов (обычно 12) и несколько (обычно одну или четыре) двунаправленных линий данных. Имеется четыре управляющих сигнала с активным низким уровнем :

• RAS , строб адреса строки. Входные адреса фиксируются по заднему фронту сигнала RAS и выбирают строку для открытия. Строка остается открытой до тех пор, пока RAS находится на низком уровне.
• CAS , строб адреса столбца. Входные адреса захватываются по заднему фронту CAS и выбирают столбец из открытой в данный момент строки для чтения или записи.
• МЫ , запись разрешена. Этот сигнал определяет, является ли данный задний фронт CAS чтением (если высокий) или записью (если низкий). Если низкий уровень, входные данные также захватываются по заднему фронту CAS .
• OE , включение выхода. Это дополнительный сигнал, который управляет выводом на контакты ввода-вывода данных. Выводы данных управляются микросхемой DRAM, если RAS и CAS низкие, WE высокий и OE низкий. Во многих приложениях OE может быть постоянно подключен к низкому уровню (выход всегда включен), но переключение OE может быть полезно при параллельном подключении нескольких микросхем памяти.

Этот интерфейс обеспечивает прямое управление внутренней синхронизацией. Когда RAS находится на низком уровне, CAS нельзя предпринимать попытки цикла до тех пор, пока усилители считывания не определят состояние памяти, а RAS не должен возвращаться на высокий уровень до тех пор, пока ячейки памяти не будут обновлены. Когда RAS находится на высоком уровне, он должен удерживаться на высоком уровне достаточно долго, чтобы предварительная зарядка завершилась.

Хотя DRAM является асинхронным, сигналы обычно генерируются тактовым контроллером памяти, что ограничивает их синхронизацию кратными тактовому циклу контроллера.

Только обновление RAS

Классическая асинхронная DRAM обновляется путем открытия каждой строки по очереди.

Циклы обновления распределяются по всему интервалу обновления таким образом, что все строки обновляются в пределах требуемого интервала. Чтобы обновить одну строку массива памяти с использованием только обновления RAS (ROR), необходимо выполнить следующие шаги:

1. Адрес строки, подлежащей обновлению, должен быть применен к контактам ввода адреса.
2. RAS должен переключиться с высокого на низкий. CAS должен оставаться высоким.
3. По истечении требуемого периода времени RAS должен вернуться на высокий уровень.

Это можно сделать, указав адрес строки и подав RAS низкий уровень ; нет необходимости выполнять какие-либо циклы CAS . Внешний счетчик необходим для последовательного перебора адресов строк. В некоторых конструкциях обновление ОЗУ обрабатывается ЦП, среди них, Zilog Z80 пожалуй, наиболее известным примером является , в котором счетчик строк размещается в регистре процессора R и включает внутренние таймеры, которые периодически опрашивают строку в R, а затем увеличивают значение. в реестре. Обновления чередовались с обычными инструкциями, такими как чтение памяти. В других системах, особенно в домашних компьютерах , обновление часто выполнялось видеосхемой, поскольку ей часто приходилось считывать данные из больших областей памяти и выполнять обновления как часть этих операций.

CAS перед обновлением RAS

Для удобства счетчик был быстро встроен в сами чипы DRAM. Если на линии CAS устанавливается низкий уровень перед RAS (обычно это недопустимая операция), то DRAM игнорирует входные адреса и использует внутренний счетчик для выбора строки для открытия. Это известно как обновление CAS -до- RAS (CBR). Это стало стандартной формой обновления асинхронной DRAM и единственной формой, обычно используемой с SDRAM.

Скрытое обновление

Учитывая поддержку обновления CAS до RAS , можно отменить подтверждение RAS, удерживая CAS на низком уровне, чтобы сохранить вывод данных. Если RAS затем снова активируется , выполняется цикл обновления CBR, в то время как выходы DRAM остаются действительными. Поскольку вывод данных не прерывается, это называется скрытым обновлением .

Режим страницы DRAM

Страничный режим DRAM представляет собой незначительную модификацию интерфейса DRAM IC первого поколения, которая улучшила производительность чтения и записи в строку, избегая неэффективности предварительной зарядки и многократного открытия одной и той же строки для доступа к другому столбцу. В страничном режиме DRAM после того, как строка была открыта путем удержания низкого уровня RAS , строка могла оставаться открытой, и можно было выполнять несколько операций чтения или записи в любой из столбцов в строке. Доступ к каждому столбцу инициировался путем утверждения CAS и предоставления адреса столбца. При чтении после задержки ( t _CAC ) действительные данные появятся на выводах вывода данных, которые удерживались на высоком уровне до появления действительных данных. При записи сигнал разрешения записи и данные записи будут представлены вместе с адресом столбца.

DRAM страничного режима, в свою очередь, позже была улучшена за счет небольшой модификации, которая еще больше снизила задержку. DRAM с этим улучшением были названы DRAM с быстрым страничным режимом ( FPM DRAM ). В страничном режиме DRAM CAS был установлен до того, как был указан адрес столбца. В FPM DRAM адрес столбца может быть указан, пока CAS еще не установлен. Адрес столбца распространялся по пути данных адреса столбца, но не выводил данные на выводы данных до тех пор, пока не был подтвержден CAS . До CAS подтверждения контакты вывода данных удерживались на высоком уровне Z. FPM DRAM уменьшил CAC _{задержку} . DRAM с быстрым страничным режимом была представлена ​​в 1986 году и использовалась с Intel 80486.

Статический столбец — это вариант режима быстрой страницы, в котором адрес столбца не нужно сохранять, а вместо этого входные адреса можно изменить, удерживая CAS на низком уровне, и выходные данные будут соответствующим образом обновлены через несколько наносекунд.

Режим полубайта — это еще один вариант, в котором к четырем последовательным позициям в строке можно получить доступ с помощью четырех последовательных импульсов CAS . Отличие от обычного страничного режима заключается в том, что входы адреса не используются для фронтов CAS со второго по четвертый ; они генерируются внутри, начиная с адреса, указанного для первого края CAS .

Расширенный вывод данных DRAM

Пара по 32 МБ. модулей EDO DRAM

DRAM с расширенным выводом данных (EDO DRAM) была изобретена и запатентована в 1990-х годах компанией Micron Technology , которая затем лицензировала технологию многим другим производителям памяти. ОЗУ EDO, иногда называемое DRAM с поддержкой гиперстраничного режима , похоже на DRAM с быстрым страничным режимом с дополнительной функцией, заключающейся в том, что новый цикл доступа может быть запущен, сохраняя при этом вывод данных предыдущего цикла активным. Это допускает определенное перекрытие в работе (конвейерную обработку), что позволяет несколько улучшить производительность. Это до 30% быстрее, чем FPM DRAM, который он начал заменять в 1995 году, когда Intel представила набор микросхем 430FX с поддержкой EDO DRAM. Независимо от прироста производительности, модули FPM и EDO SIMM могут взаимозаменяемо использоваться во многих (но не во всех) приложениях.

Точнее, EDO DRAM начинает вывод данных по спаду CAS, но не останавливает вывод, когда CAS снова возрастает. Он сохраняет выходные данные действительными (таким образом, продлевая время вывода данных) до тех пор, пока либо RAS не будет отменен, либо новый задний фронт CAS не выберет другой адрес столбца.

Однотактный EDO имеет возможность выполнить полную транзакцию памяти за один такт. В противном случае каждый последовательный доступ к ОЗУ внутри одной и той же страницы занимает два такта вместо трех после выбора страницы. Производительность и возможности EDO позволили сократить огромные потери производительности, связанные с отсутствием кэша L2 в недорогих обычных ПК. Это также было хорошо для ноутбуков из-за трудностей, связанных с их ограниченным форм-фактором и ограничениями по времени автономной работы. Кроме того, для систем с кэшем L2 доступность памяти EDO улучшила среднюю задержку памяти, наблюдаемую приложениями, по сравнению с более ранними реализациями FPM.

Однотактная EDO DRAM стала очень популярной на видеокартах к концу 1990-х годов. Это была очень низкая стоимость, но почти такая же эффективная по производительности, как и гораздо более дорогая VRAM.

Пакетная EDO DRAM

Эволюция EDO DRAM, пакетная EDO DRAM (BEDO DRAM), могла обрабатывать четыре адреса памяти за один пакет, максимум 5-1-1-1 , экономя дополнительные три такта по сравнению с оптимально спроектированной памятью EDO. Это было сделано путем добавления счетчика адресов на чип, чтобы отслеживать следующий адрес. BEDO также добавила этап конвейера, позволяющий разделить цикл доступа к страницам на две части. Во время операции чтения из памяти первая часть обращалась к данным из массива памяти на выходной каскад (вторая защелка). Вторая часть вывела шину данных из этой защелки на соответствующий логический уровень. Поскольку данные уже находятся в выходном буфере, достигается более быстрое время доступа (до 50% для больших блоков данных), чем при традиционном EDO.

Хотя BEDO DRAM продемонстрировала дополнительную оптимизацию по сравнению с EDO, к тому времени, когда она стала доступна, рынок сделал значительные инвестиции в синхронную DRAM, или SDRAM. Несмотря на то, что BEDO RAM в некоторых отношениях превосходила SDRAM, последняя технология быстро вытеснила BEDO.

Синхронное динамическое ОЗУ

Основная статья: Синхронная динамическая оперативная память

Синхронное динамическое ОЗУ (SDRAM) существенно перерабатывает интерфейс асинхронной памяти, добавляя линию тактовой частоты (и разрешения тактовой частоты). Все остальные сигналы принимаются по нарастающему фронту тактового сигнала.

Входы RAS и CAS больше не действуют как стробы, а вместо этого вместе с WE являются частью 3-битной команды, управляемой новым стробом с активным низким уровнем, выбором чипа или CS :

Сводка команд SDRAM

CS	РАН	КАС	МЫ	Адрес	Команда
ЧАС	х	х	х	х	Блокировка команды (нет операции)
л	ЧАС	ЧАС	ЧАС	х	Нет операции
л	ЧАС	ЧАС	л	х	Burst Terminate: остановить текущий пакет чтения или записи.
л	ЧАС	л	ЧАС	Столбец	Чтение из текущей активной строки.
л	ЧАС	л	л	Столбец	Запись в текущую активную строку.
л	л	ЧАС	ЧАС	Ряд	Активируйте строку для чтения и записи.
л	л	ЧАС	л	х	Предварительно зарядить (деактивировать) текущую строку.
л	л	л	ЧАС	х	Автоматическое обновление: обновление одной строки каждого банка с использованием внутреннего счетчика.
л	л	л	л	Режим	Регистр режима загрузки: адресная шина определяет режим работы DRAM.

Функция линии OE расширена до побайтового сигнала «DQM», который управляет вводом данных (записью) в дополнение к выводу данных (чтению). Это позволяет чипам DRAM иметь ширину более 8 бит, сохраняя при этом поддержку записи с байтовой детализацией.

Многие параметры синхронизации остаются под контролем контроллера DRAM. Например, между активацией строки и командой чтения или записи должно пройти минимальное время. В сам чип SDRAM необходимо запрограммировать один важный параметр, а именно задержку CAS . Это количество тактовых циклов, разрешенное для внутренних операций между командой чтения и первым словом данных, появляющимся на шине данных. Команда «Регистр режима загрузки» используется для передачи этого значения в микросхему SDRAM. Другие настраиваемые параметры включают длину пакетов чтения и записи, т. е. количество слов, передаваемых за одну команду чтения или записи.

Наиболее значительным изменением и основной причиной того, что SDRAM вытеснила асинхронную RAM, является поддержка нескольких внутренних банков внутри чипа DRAM. Используя несколько бит «адреса банка», которые сопровождают каждую команду, можно активировать второй банк и начать чтение данных во время чтения из первого банка . Чередуя банки, устройство SDRAM может постоянно поддерживать занятость шины данных, чего не может сделать асинхронная DRAM.

Синхронная DRAM с одной скоростью передачи данных

См. также: SDR SDRAM

SDRAM с одинарной скоростью передачи данных (SDR SDRAM или SDR) — это исходное поколение SDRAM; он осуществлял одну передачу данных за такт.

Синхронная DRAM с двойной скоростью передачи данных

Основные статьи: DDR SDRAM , DDR2 SDRAM , DDR3 SDRAM , DDR4 SDRAM и DDR5 SDRAM.

Кристалл корпуса Samsung DDR-SDRAM 64 Мбит

SDRAM с двойной скоростью передачи данных (DDR SDRAM или DDR) была более поздней разработкой SDRAM, используемой в памяти ПК, начиная с 2000 года. Последующие версии нумеруются последовательно ( DDR2 , DDR3 и т. д.). DDR SDRAM внутренне выполняет доступ двойной ширины с тактовой частотой и использует интерфейс двойной скорости передачи данных для передачи половины по каждому фронту тактовой частоты. DDR2 и DDR3 увеличили этот коэффициент до 4× и 8× соответственно, обеспечивая пакеты из 4 и 8 слов за 2 и 4 такта соответственно. Внутренняя скорость доступа практически не изменилась (200 миллионов в секунду для памяти DDR-400, DDR2-800 и DDR3-1600), но при каждом доступе передается больше данных.

Прямая RAMbus DRAM

Основная статья: РДРАМ

Direct RAMBUS DRAM ( DRDRAM ) была разработана компанией Rambus. Впервые поддерживаемый на материнских платах в 1999 году, он должен был стать отраслевым стандартом, но был вытеснен DDR SDRAM , что сделало его технически устаревшим к 2003 году.

DRAM с уменьшенной задержкой

Основная статья: РЛДРАМ

DRAM с уменьшенной задержкой (RLDRAM) — это высокопроизводительная SDRAM с двойной скоростью передачи данных (DDR), которая сочетает в себе быстрый произвольный доступ с высокой пропускной способностью и в основном предназначена для сетевых приложений и приложений кэширования.

Графическая оперативная память

Графические ОЗУ — это асинхронные и синхронные DRAM, предназначенные для задач, связанных с графикой, таких как текстурная память и кадровые буферы , имеющиеся на видеокартах .

Видео DRAM

Основная статья: VRAM

Видео DRAM (VRAM) — это двухпортовый вариант DRAM, который когда-то широко использовался для хранения кадрового буфера в некоторых графических адаптерах .

Окно DRAM

Window DRAM (WRAM) — это вариант VRAM, который когда-то использовался в графических адаптерах, таких как Matrox Millennium и ATI 3D Rage Pro . WRAM был разработан для лучшей производительности и меньшей стоимости, чем VRAM. WRAM обеспечивал до 25% большую пропускную способность, чем VRAM, и ускорял часто используемые графические операции, такие как рисование текста и заливка блоков.

Мультибанк DRAM

MoSys MDRAM MD908

Multibank DRAM (MDRAM) — это тип специализированной DRAM, разработанной MoSys . Он состоит из небольших банков памяти по 256 КБ , которые работают в чередующемся режиме, обеспечивая пропускную способность, подходящую для видеокарт, с меньшими затратами на такие памяти, как SRAM . MDRAM также позволяет выполнять операции с двумя банками за один такт, позволяя осуществлять множественный одновременный доступ, если доступы были независимыми. MDRAM в основном использовалась в графических картах, например, на чипсетах Tseng Labs ET6x00. Платы на базе этого набора микросхем часто имели необычную емкость 2,25 МБ из-за возможности более простой реализации MDRAM с такой емкостью. Видеокарта с 2,25 МБ MDRAM имела достаточно памяти для обеспечения 24-битного цвета при разрешении 1024×768 — очень популярной настройке в то время.

Синхронная графическая память

Синхронная графическая память (SGRAM) — это специализированная форма SDRAM для графических адаптеров. Он добавляет такие функции, как маскирование битов (запись в указанную битовую плоскость, не затрагивая другие) и запись блоков (заполнение блока памяти одним цветом). В отличие от VRAM и WRAM, SGRAM является однопортовым. Однако он может открывать две страницы памяти одновременно, что имитирует двухпортовый характер других технологий видеопамяти.

Графическая память SDRAM с двойной скоростью передачи данных

Основная статья: ГДДР

емкостью 512 Мбит. Пакет Qimonda GDDR3 SDRAM

Внутри корпуса Samsung GDDR3 256 Мбит

Графическая память SDRAM с двойной скоростью передачи данных — это тип специализированной памяти DDR SDRAM, предназначенной для использования в качестве основной памяти графических процессоров (GPU). GDDR SDRAM отличается от обычных типов DDR SDRAM, таких как DDR3, хотя они используют некоторые общие технологии. Их основными характеристиками являются более высокие тактовые частоты как для ядра DRAM, так и для интерфейса ввода-вывода, что обеспечивает большую пропускную способность памяти для графических процессоров. По состоянию на 2020 год существует семь последовательных поколений GDDR: GDDR2 , GDDR3 , GDDR4 , GDDR5 , GDDR5X , GDDR6 и GDDR6X .

Псевдостатическое ОЗУ

Высокоскоростная псевдостатическая оперативная память CMOS 1 Мбит производства Toshiba.

Псевдостатическое ОЗУ (PSRAM или PSDRAM) — это динамическое ОЗУ со встроенной схемой обновления и управления адресом, позволяющее вести себя аналогично статическому ОЗУ (SRAM). Он сочетает в себе высокую плотность DRAM с простотой использования настоящей SRAM. PSRAM используется в Apple iPhone и других встроенных системах, таких как платформа XFlar.

Некоторые компоненты DRAM имеют «режим самообновления». Хотя здесь используется почти та же логика, которая необходима для псевдостатической работы, этот режим часто эквивалентен режиму ожидания. Это предусмотрено в первую очередь для того, чтобы позволить системе приостанавливать работу своего контроллера DRAM для экономии энергии без потери данных, хранящихся в DRAM, а не для того, чтобы разрешить работу без отдельного контроллера DRAM, как в случае упомянутых PSRAM.

Встроенный 1T вариант PSRAM продавался компанией MoSys под названием -SRAM . Это набор небольших банков DRAM с кэшем SRAM впереди, что позволяет ему вести себя как настоящая SRAM. Он используется в Nintendo GameCube и Wii игровых консолях .

Cypress Semiconductor HyperRAM от это тип PSRAM, поддерживающий JEDEC. 8-контактный HyperBus, соответствующий стандарту или интерфейс Octal xSPI.

См. также

• Скандал с фиксацией цен на DRAM
• Флэш-память
• Список битрейтов интерфейса
• Банк памяти
• Геометрия памяти

Ссылки

• Кит, Брент; Бейкер, Р. Джейкоб; Джонсон, Брайан; Линь, Фэн (2007). Проектирование схем DRAM: фундаментальные и высокоскоростные темы . Уайли. ISBN  978-0470184752 .

Дальнейшее чтение

• Джейкоб, Брюс; Ван, Дэвид; Нг, Спенсер (2010) [2008]. Системы памяти: кэш, DRAM, диск . Морган Кауфманн. ISBN  978-0-08-055384-9 .

Внешние ссылки

• Каллер, Дэвид (2005). «Объем памяти (однокристальная DRAM)». EECS 252 Высшая компьютерная архитектура: Лекция 1 . Электротехника и компьютерные науки, Калифорнийский университет, Беркли. п. 15. Логарифмический график 1980–2003 гг., показывающий размер и время цикла.
• Преимущества Chipkill-Correct ECC для основной памяти ПК-сервера . Обсуждение надежности SDRAM в 1997 году. Некоторая интересная информация о «мягких ошибках» от космических лучей , особенно в отношении кода с коррекцией ошибок. схем
• Технический документ Tezzaron Semiconductor Soft Error, обзор литературы по измерениям частоты ошибок памяти, 1994 г.
• Джонстон, А. (октябрь 2000 г.). «Проблемы масштабирования и технологии снижения уровня мягких ошибок» (PDF) . 4-я ежегодная исследовательская конференция по надежности Стэнфордского университета . Архивировано из оригинала (PDF) 3 ноября 2004 г.
• Мандельман, Дж. А.; Деннард, Р.Х.; Броннер, Великобритания; Деброс, Дж. К.; Дивакаруни, Р.; Ли, Ю.; Раденс, CJ (2002). «Проблемы и будущие направления масштабирования динамической оперативной памяти (DRAM)» . Журнал исследований и разработок IBM . 46 (2.3): 187–212. дои : 10.1147/rd.462.0187 . Архивировано из оригинала 22 марта 2005 г.
• Ars Technica: Руководство по оперативной памяти
• Ван, Дэвид Тавэй (2005). Современные системы памяти DRAM: анализ производительности и высокопроизводительный алгоритм планирования DRAM с ограничением по мощности (PDF) (доктор философии). Университет Мэриленда, Колледж-Парк. hdl : 1903/2432 . Проверено 10 марта 2007 г. Подробное описание современной технологии DRAM.
• Многопортовая кэш-память DRAM — MP-RAM
• Дреппер, Ульрих (2007). «Что должен знать каждый программист о памяти» .