Физический дизайн (электроника)

В интегральных схем проектировании физическое проектирование является шагом стандартного цикла проектирования, который следует за проектированием схемы . На этом этапе схемные представления компонентов (устройств и межсоединений) конструкции преобразуются в геометрические представления форм, которые при изготовлении в соответствующих слоях материалов обеспечат необходимое функционирование компонентов. Это геометрическое представление называется компоновкой интегральной схемы . Этот этап обычно разбивается на несколько подэтапов, которые включают в себя как проектирование, так и проверку и утверждение макета. ^[1]^[2]

Современное проектирование интегральных схем (ИС) разделено на проектирование внешнего интерфейса с использованием HDL и проектирование серверной части или физическое проектирование . Входными данными для физического проектирования являются (i) список соединений, (ii) библиотечная информация об основных устройствах в проекте и (iii) технологический файл, содержащий производственные ограничения. Физическое проектирование обычно завершается постобработкой макета , при которой вносятся изменения и дополнения в макет микросхемы. ^[3] Далее следует процесс изготовления или производства , в ходе которого конструкции переносятся на кремниевые матрицы, которые затем упаковываются в микросхемы.

С каждым из упомянутых выше этапов связаны процессы проектирования. Эти процессы проектирования определяют процесс и руководящие принципы/рамки для этого этапа. В процессе физического проектирования используются технологические библиотеки, предоставляемые производителями. Эти технологические файлы предоставляют информацию о типе используемой кремниевой пластины, используемых стандартных элементах, правилах компоновки (например, DRC в СБИС) и т. д.

Этапы физического проектирования в рамках процесса проектирования ИС

Подразделения [ править ]

Обычно физическая конструкция микросхемы подразделяется на полностью заказную и полузаказную.

Полная настройка: дизайнер имеет полную гибкость в дизайне макета, предопределенные ячейки не используются.
Полупользовательский: используются предварительно разработанные ячейки библиотеки (предпочтительно протестированные с помощью DFM ), дизайнер имеет гибкость в размещении ячеек и маршрутизации. ^[4]

Можно использовать ASIC для полностью индивидуального проектирования и FPGA для полуиндивидуального проектирования. Причина в том, что у вас есть возможность проектировать/изменять блоки дизайна из библиотек, предоставленных поставщиком, в ASIC. ^[5] Эта гибкость отсутствует для полунастраиваемых потоков с использованием FPGA (например, Altera ).

ASIC Процесс проектирования физического

Основными этапами ASIC физического проектирования являются:

Проектный список соединений (после синтеза)
Планировка этажа
Разделение
Размещение
Синтез дерева часов (CTS)
Маршрутизация
Физическая проверка
Постобработка макета с генерацией данных маски

Эти шаги являются лишь основами. Существуют подробные потоки ПД, которые используются в зависимости от используемых инструментов и методологии/технологии. Некоторые из инструментов/программного обеспечения, используемых при разработке серверной части:

Cadence (компилятор Cadence Encounter RTL, цифровая реализация Encounter, решение Cadence Voltus IC Power Integrity, решение Cadence Tempus Timing Signoff)
Synopsys (Design Compiler, IC Compiler II, IC Validator, PrimeTime, PrimePower, PrimeRail)
Магма (BlastFusion и т. д.)
Mentor Graphics (Olympus SoC, IC-Station, Caliber)

В процессе физического проектирования ASIC используются технологические библиотеки, предоставляемые производителями. Технологии обычно классифицируются по минимальному размеру объекта. Стандартные размеры в порядке миниатюризации: 2 мкм , 1 мкм, 0,5 мкм, 0,35 мкм, 0,25 мкм, 180 нм , 130 нм, 90 нм, 65 нм, 45 нм, 28 нм, 22 нм, 18 нм, 14 нм и т. д. Их также можно классифицировать. в соответствии с основными производственными подходами: процесс n-Well, процесс с двумя лунками, SOI процесс и т. д.

Список соединений дизайна [ править ]

Физический дизайн основан на списке соединений, который является конечным результатом процесса синтеза. Синтез преобразует проект RTL, обычно закодированный на VHDL или Verilog HDL, в описания уровня шлюза, которые следующий набор инструментов может прочитать/понять. Этот список соединений содержит информацию об используемых ячейках, их соединениях, используемой площади и других деталях. Типичными инструментами синтеза являются:

Компилятор Cadence RTL/сборка шлюзов/физически обоснованный синтез (PKS)
Компилятор дизайна Synopsys

В процессе синтеза применяются ограничения, обеспечивающие соответствие конструкции требуемой функциональности и скорости (техническим характеристикам). Только после того, как список соединений проверен на функциональность и синхронизацию, он отправляется на этап физического проектирования.

Шаги [ править ]

Разделение [ править ]

Разбиение — это процесс разделения чипа на небольшие блоки. Это сделано главным образом для разделения различных функциональных блоков, а также для облегчения размещения и маршрутизации. Разделение может быть выполнено на этапе проектирования RTL, когда инженер-проектировщик разделяет всю конструкцию на подблоки, а затем приступает к проектированию каждого модуля. Эти модули объединены в основной модуль, называемый модулем TOP LEVEL. Этот вид разделения обычно называют логическим разделением. Целью разделения является разделение цепи таким образом, чтобы количество соединений между разделами было сведено к минимуму.

Планировка этажа [ править ]

Вторым этапом физического проектирования является планирование этажа . Планирование этажа — это процесс определения структур, которые следует размещать близко друг к другу, и выделения для них места таким образом, чтобы удовлетворить иногда противоречивые цели доступного пространства (стоимости чипа), требуемой производительности и желания располагать все близко друг к другу. ко всему прочему.

На основе площади проекта и иерархии выбирается подходящий план этажа. При планировании этажа учитываются используемые в конструкции макросы, память, другие IP-ядра и потребности в их размещении, возможности маршрутизации, а также площадь всей конструкции. Планировка этажа также определяет структуру ввода-вывода и соотношение сторон дизайна. Плохая планировка приведет к нерациональному использованию площади кристалла и перегрузкам маршрутизации.

Во многих методологиях проектирования площадь и скорость являются предметом компромисса. Это связано с ограниченностью ресурсов маршрутизации: чем больше ресурсов используется, тем медленнее выполняется операция. Оптимизация минимальной площади позволяет при проектировании использовать как меньше ресурсов, так и большую близость участков конструкции. Это приводит к сокращению расстояний межсоединений, меньшему количеству используемых ресурсов маршрутизации, более быстрым сквозным путям прохождения сигнала и еще более быстрому и стабильному времени размещения и маршрутизации. Если все сделано правильно, в планировке нет недостатков.

Как правило, секции путей данных получают наибольшую выгоду от планирования этажа, тогда как случайную логику, конечные автоматы и другую неструктурированную логику можно безопасно оставить в разделах размещения программного обеспечения для размещения и маршрутизации.

Пути данных обычно представляют собой области конструкции, в которых несколько битов обрабатываются параллельно, причем каждый бит модифицируется одинаково, возможно, с некоторым влиянием соседних битов. Примерами структур, составляющих пути данных, являются сумматоры, вычитатели, счетчики, регистры и мультиплексоры.

Размещение [ править ]

Перед началом оптимизации размещения все модели нагрузки проводов (WLM) удаляются. Для расчета времени при размещении используются значения RC из виртуального маршрута (VR). VR — это кратчайшее Манхэттенское расстояние между двумя кеглями. VR RC более точны, чем WLM RC.

Размещение осуществляется в четыре этапа оптимизации:

Оптимизация перед размещением
В оптимизации размещения
Оптимизация размещения сообщений (PPO) перед синтезом дерева часов (CTS)
ППО после CTS.

Оптимизация перед размещением оптимизирует список соединений перед размещением, HFN (сети с высоким разветвлением) сворачиваются. Это также может уменьшить размер ячеек.
Оптимизация на месте повторно оптимизирует логику на основе VR. Это может выполнять определение размера ячейки, перемещение ячейки, обход ячейки, разделение сети, дублирование вентилей, вставку буфера, восстановление области. Оптимизация выполняет итерацию исправления настроек, постепенное увеличение времени и размещение с учетом перегрузок.
Оптимизация размещения постов перед тем, как CTS выполнит оптимизацию списка соединений с идеальными тактовыми частотами. Он может исправить настройки, удержание и нарушения максимального количества транс/кепов. Он может оптимизировать размещение на основе глобальной маршрутизации. Это синтез HFN.
Оптимизация размещения сообщений после того, как CTS оптимизирует время с помощью распространяемых часов. Он пытается сохранить перекос часов.

Синтез дерева часов [ править ]

Целью синтеза дерева часов ( CTS ) является минимизация перекоса и задержки вставки. Часы не распространяются перед CTS, как показано на рисунке. После CTS слабина должна улучшиться. Дерево часов начинается с источника синхронизации, определенного в .sdc, и заканчивается на стоп-контактах флопа. Существует два типа стоп-контактов, известных как контакты игнорирования и контакты синхронизации. «Не трогать» схемы и контакты на входной стороне (логический синтез) рассматривается как «игнорировать» схемы или контакты на внутренней стороне (физический синтез). Выводы «Игнорировать» игнорируются при анализе синхронизации. Если часы разделены, то необходим отдельный анализ асимметрии.

Глобальный перекос обеспечивает нулевой перекос между двумя синхронными выводами без учета логической взаимосвязи.
Локальный перекос обеспечивает нулевой перекос между двумя синхронными выводами с учетом логической взаимосвязи.
Если тактовый сигнал смещается намеренно, чтобы улучшить задержку настройки, это называется полезным смещением.

Жесткость — это термин, придуманный в Astro для обозначения ослабления ограничений. Чем выше жесткость, тем жестче ограничения.

При оптимизации дерева часов (CTO) часы могут быть экранированы, чтобы шум не связывался с другими сигналами. Но экранирование увеличивает площадь на 12–15%. Поскольку тактовый сигнал по своей природе является глобальным, для тактового сигнала используется тот же металлический слой, который используется для маршрутизации питания. CTO достигается за счет определения размера буфера, размера вентиля, перемещения буфера, регулировки уровня и синтеза HFN. Мы пытаемся улучшить задержку настройки при предварительном размещении, оптимизации размещения и после размещения перед этапами CTS, игнорируя при этом резерв удержания. Улучшена оптимизация размещения постов после удержания CTS. В результате CTS добавляется множество буферов. Обычно для 100 тыс. вентилей добавляется около 650 буферов.

Маршрутизация [ править ]

существует два типа маршрутизации В процессе физического проектирования : глобальная маршрутизация и детальная маршрутизация. Глобальная маршрутизация выделяет ресурсы маршрутизации, используемые для соединений. Он также отслеживает назначение для конкретной сети.

Подробная маршрутизация делает фактические соединения. При маршрутизации необходимо учитывать различные ограничения: DRC, длину провода, время и т. д.

Физическая проверка [ править ]

Физическая проверка проверяет правильность созданного макета. Это включает в себя проверку того, что макет

Соответствует всем технологическим требованиям – проверка правил проектирования (DRC).
Соответствует исходному списку соединений – макет или схема (LVS)
Не имеет антенных эффектов – проверка правил антенны
Это также включает проверку плотности на уровне всего чипа... Очистка плотности является очень важным шагом на нижних технологических узлах.
Соответствует всем электрическим требованиям – проверка электрических правил (ERC). ^[6]

Постобработка макета [ править ]

Постобработка макета, также известная как подготовка данных по маске , часто завершает физическое проектирование и проверку. Он преобразует физический макет (многоугольники) в данные маски (инструкции для создателя фотомаски ). Он включает в себя ^[3]

Обработка стружки, такая как вставка этикеток компании/чипа и окончательных структур (например, уплотнительного кольца, наполнителей),
Создание макета сетки с тестовыми шаблонами и метками совмещения,
Подготовка макета к маске, которая расширяет данные макета с помощью графических операций (например, технологий повышения разрешения , RET) и настраивает данные для маскировки производственных устройств (создатель фотомаски).

См. также [ править ]

Ссылки [ править ]

^ Н. Шервани, «Алгоритмы для автоматизации физического проектирования СБИС», Kluwer (1998), ISBN 9780792383932
^ А. Кан, Дж. Лиениг, И. Марков, Дж. Ху: «Физическое проектирование СБИС: от разделения графов к временному замыканию», Springer (2022), дои : 10.1007/978-90-481-9591-6 , ISBN 978-3-030-96414-6 , стр. 6-10.
^ Jump up to: Перейти обратно: ^а ^б Й. Лиениг, Й. Шейбле (2020). «Глава 3.3: Данные маски: постобработка макета». Основы топологии электронных схем . Спрингер. п. 102-110. дои : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0 . S2CID 215840278 .
^ Полуиндивидуальный процесс проектирования
^ Мехротра, Алок; Ван Гиннекен, Лукас ППП; Триведи, Ятин. «Процесс проектирования и методология ASIC для шлюза 50M» , публикации конференции IEEE, ISBN 0-7803-7659-5
^ А. Кан, Дж. Лиениг, И. Марков, Дж. Ху: «Физическое проектирование СБИС: от разделения графов к временному замыканию», Springer (2022), дои : 10.1007/978-3-030-96415-3 , ISBN 978-3-030-96414-6 , с. 26.

[1] Н. Шервани, «Алгоритмы для автоматизации физического проектирования СБИС», Kluwer (1998), ISBN 9780792383932

[2] А. Кан, Дж. Лиениг, И. Марков, Дж. Ху: «Физическое проектирование СБИС: от разделения графов к временному замыканию», Springer (2022), дои : 10.1007/978-90-481-9591-6 , ISBN 978-3-030-96414-6 , стр. 6-10.

[Layout_book-3] Jump up to: Перейти обратно: ^а ^б Й. Лиениг, Й. Шейбле (2020). «Глава 3.3: Данные маски: постобработка макета». Основы топологии электронных схем . Спрингер. п. 102-110. дои : 10.1007/978-3-030-39284-0 . ISBN 978-3-030-39284-0 . S2CID 215840278 .

[4] Полуиндивидуальный процесс проектирования

[5] Мехротра, Алок; Ван Гиннекен, Лукас ППП; Триведи, Ятин. «Процесс проектирования и методология ASIC для шлюза 50M» , публикации конференции IEEE, ISBN 0-7803-7659-5

[6] А. Кан, Дж. Лиениг, И. Марков, Дж. Ху: «Физическое проектирование СБИС: от разделения графов к временному замыканию», Springer (2022), дои : 10.1007/978-3-030-96415-3 , ISBN 978-3-030-96414-6 , с. 26.

[1]

[2]

[3]

[4]

[5]

[6]